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原创 verilog 中 wire 和reg 的使用
wire V.S. regwire(组合逻辑)wire用来连接模块实例化的输入和输出端口;wire用作实际模块声明中输入和输出;wire 元素必须由某些东西驱动,并且在没有被驱动的情况下,无法存储值;wire 元素不能用在 always模块中 = 或者 <= 的左边;wire元素是assign语句左侧 唯一的合法类型;wire 元素是在基于Verilog的设计中连接两片的无状态方式;w
2017-05-24 11:27:31 14767
空空如也
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