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C++ primer plus里的一个程序
#include#include#include//visual studio 2005不支持arrayint main(){ using namespace std; double a1[4]={1.2,2.4,3.6,4.8}; vectora2(4); a2[0]=1.0/3.0; a2[1]=1.0/5.0; a2[2]=1.0/7.0; a2[转载 2013-11-17 10:22:53 · 603 阅读 · 0 评论 -
on chip clock - OCC 初相识
从 基于片上时钟的速测试电路的设计 这个文章里面看到了下面这个图前四个shift_reg[0]-shift_reg[3]作为synchonizershift_reg[4]作为launch clock enable,脉冲宽度为一个pll clk,因为shift_reg[4] & !shift_reg[5]shift_reg[5]作为 capture clock enable...原创 2018-12-27 22:31:40 · 3091 阅读 · 3 评论 -
Single pulse generator using verilog HDL
最近看了看 FSM based Digital Design using Verilog HDL, 根据Frame. 1.11的状态转移图写了一个module;module one_pulse(//inputclk,s,rst_n,//outputP,L);input s;input clk;input rst_n;output P;output L;reg [1:0] s...原创 2018-12-10 13:50:24 · 1040 阅读 · 0 评论 -
FSM-based Digital Design 实例: 串行发送器状态机
根据书中讲解,用Verilog实现了功能,经过简单的仿真,状态机可以正常工作。文章附图摘自《FSM-based Digitial Design Using Verilog HDL》1 系统框图 状态机控制下将计数器的数值并行加载到移位寄存器中,并串行发送出去;2 状态转移图3. 状态机代码module tx_fsm(//inputrst,st,re,done,clk,//outp...原创 2018-12-15 18:18:53 · 555 阅读 · 0 评论 -
MFC编程学习之改变对话框和控件及文本颜色
//程序消息流:首先对话框绘制时,会发送WM_CTLCOLOR消息,那么OnCtlColor()函数//将响应该消息,程序将用该函数返回的画刷对控件进行绘制。HBRUSH CSettingDlg::OnCtlColor(CDC* pDC, CWnd* pWnd, UINT nCtlColor) {HBRUSH hbr = CDialog::OnCtlColor(pDC, pWnd,翻译 2015-10-18 22:50:02 · 480 阅读 · 0 评论 -
Open Shortest Path First; 内部网关协议之OSPF协议
知识点概述:OSPF最主要的特征是使用分布式的链路状态协议,而不是像RIP那样的距离向量协议。与RIP协议相比较:(1)并非像RIP协议只与相邻路由进行信息交换,OSPF向本自治系统中所有路由发送信息。【洪泛法】(2)发送的信息就是本路由器相邻的所有路由器的链路状态。链路状态是指本路由器与哪些路由相邻,以及该链路的度量(费用、距离、时延、带宽),也可称之为代价; 相比转载 2015-04-14 09:36:41 · 722 阅读 · 0 评论 -
Routing Information Protocol
内部网关协议之RIP--路由信息协议知识点概述: RIP是一种分布式的基于距离向量的路由选择协议,最大的优点是简单。RIP协议的"距离" 也称为跳数,RIP认为好的路由就是它通过的路由数目最少。RIP允许一条路径最多只能包含15个路由器。RIP选择一条具有最少路由器的路由(即最短路由),哪怕还存在另一条高速但路由器较多的路由。 RIP协议的特点:转载 2015-04-13 22:35:58 · 899 阅读 · 0 评论 -
[转]让IE 以全屏模式启动
ie 8的隐私保护功能转载 2014-12-20 08:49:09 · 607 阅读 · 0 评论 -
如果你正在阅读 Stephen Prata 的《C++ primer plus》 ,这个网址不错
http://www.ignatkov.net/cppprimerplus/chapter9answers/c-primer-plus-chapter-9-exercise-1-answer/ 里面有每一章课后编程练习题的答案。原创 2014-04-03 16:41:01 · 817 阅读 · 0 评论 -
register file verilog model
1 port register file verilog modelmodule rf1p(//inputclk,d,cs,wen,addr,//outputq);// parameterparameter WIDTH =4;parameter ADDR=2;parameter DEPTH=4;input clk;input cs;input [WIDTH-1:0] d;...原创 2018-12-17 22:07:11 · 2037 阅读 · 0 评论