时钟系统

时钟系统需要理解其概念，然后会控制时钟系统即可。

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时钟概念

时钟可以理解为一个根据同步节拍而进行同步工作的系统，Soc内部有CPU和一系列的内部和外部外设，这些都要同步的进行工作，需要有一个共同时钟系统来同步指挥，就Soc的时钟，时钟可以产生同步信号，来指挥CPU和外设进行同步工作。
时钟可以从外部输入获得，例如通过引脚获得时钟频率，也可以通过外部晶振+内部时钟发生器，还可以添加内部PLL来产生高频时钟，添加内部分频器可以得到各种频率的时钟，S5PV210就是这种。
一般情况下Soc的时钟频率是可以编程控制的，频率的高低对系统性能有很大影响，每个外设的工作都需要时钟，程序员可以为每个外设指定时钟来源和分频系数，从而配置该外设的时钟。
Soc中设备工作时，时钟频率和发热，稳定性和功耗成正比，这些外设不用的时候最好关闭，以减小损耗和发热，而外设的开关就是控制其时钟的开断。

S5PV210的时钟系统

时钟域

210内部的时钟分为三大块，MSYS域，DSYS域和PSYS域，由桥梁连接。

MSYS

主要包括CPU，MFD，3D，DMC，iRAM&iROM等时钟系统，工作在AXI200MHZ

• ARMCLOCK，该时钟是给CPU内核工作的时钟，就是我们所说的主频
• HCLOCK_MSYS，MSYS域的高频时钟，DMC使用
• PCLOCK_MSYS，MSYS域的低频时钟
• HCLOCK_IMEM，iROM和iRAM等iMemory使用的时钟

DSYS

主要包括FIMC，HDMI。JPEG等显示相关的外设时钟系统。

• HCLOCK_DSYS，DSYS域的高频时钟
• PCLOCK_DSYS，DSYS域的低频时钟

PSYS

主要包括各种内部外设，UART，LOWPOWER，MMC，I2C等

• HCLOCK_PSYS，PSYS域的高频时钟
• PCLOCK_PSYS，PSYS域的低频时钟
• HCLOCK_ONENAND，

210各个外设都是接在内部的AMBA总线上的，该总线由一条高频分支(AHB)和低频分支(APB)，分别对应各个域的HCLOCK和PCLOCK，Soc内部每个外设是挂在总线上的，所以外设的时钟来自于所挂载的总线.

时钟来源

210外部有4个晶振接口，在USB处的晶振是最主要的时钟来源，结合内部的时钟发生器产生原始时钟，再经过PLL电路产生高频时钟，经过分频到达各个外设模块上。各模块内部还可以有分频器进行再次分频使用，比如串口。

PLL

• APLL：范围30MHG-1GHZ，MSYS域通常使用该PLL，
• MPLL：范围50MHG-2GHZ，DSYS，PSYS和其他使用该PLL
• EPLL：范围10MHG-600MHG，DSYS，PSYS和其他使用该PLL
• VPLL：范围10MHG-600MHG，Video时钟使用该PLL

各个时钟的默认值

在iROM内部的BL0初始化PLL的时候，就是在设置各个时钟的默认值，所以210在上电时，是获得了24MHG的时钟，此时运行非常慢，BL0执行之后，由于初始化了PLL时钟系统，各个设备有了默认的时钟频率(由三星推荐的默认值)，此时工作才会正常起来，210中典型默认值为：

• freq(ARMCLK) = 1000 MHz
• freq(HCLK_MSYS) = 200 MHz
• freq(HCLK_IMEM) = 100 MHz
• freq(PCLK_MSYS) = 100 MHz
• freq(HCLK_DSYS) = 166 MHz
• freq(PCLK_DSYS) = 83 MHz
• freq(HCLK_PSYS) = 133 MHz
• freq(PCLK_PSYS) = 66 MHz
• freq(SCLK_ONENAND) = 133 MHz, 166 MHz

时钟控制器

时钟控制器控制图：

时钟详细分频图：

MUX是时钟源控制器，由寄存器中的bit位来控制使用哪个来源的时钟，DIV是分频器，也是由寄存器中的bit位来控制，根据其分频系数范围，来将频率分为特定的值。

控制器寄存器

• xPLL_LOCK：控制PLL的锁定周期，
• xPLL_CONn：控制PLL的开关，锁定状态获取以及设置PLL的倍频参数，
• CLK_SRCn：设置时钟来源，对应图中的MUX开关，
• CLK_MASKn：设置MUX开关对应的源的开关，
• CLK_DIVn：分频参数设置
• CLK_GATE_x：对时钟进行开关控制，控制最终输出时钟，
• CLK_MUX/DIV_STATn：状态位，用于查看MUX和DIV的状态

代码初始化时钟系统

汇编实现

// 时钟控制器基地址
#define ELFIN_CLOCK_POWER_BASE      0xE0100000  

// 时钟相关的寄存器相对时钟控制器基地址的偏移值
#define APLL_LOCK_OFFSET        0x00        
#define MPLL_LOCK_OFFSET        0x08

#define APLL_CON0_OFFSET        0x100
#define APLL_CON1_OFFSET        0x104
#define MPLL_CON_OFFSET         0x108

#define CLK_SRC0_OFFSET         0x200
#define CLK_SRC1_OFFSET         0x204
#define CLK_SRC2_OFFSET         0x208
#define CLK_SRC3_OFFSET         0x20c
#define CLK_SRC4_OFFSET         0x210
#define CLK_SRC5_OFFSET         0x214
#define CLK_SRC6_OFFSET         0x218
#define CLK_SRC_MASK0_OFFSET    0x280
#define CLK_SRC_MASK1_OFFSET    0x284

#define CLK_DIV0_OFFSET         0x300
#define CLK_DIV1_OFFSET         0x304
#define CLK_DIV2_OFFSET         0x308
#define CLK_DIV3_OFFSET         0x30c
#define CLK_DIV4_OFFSET         0x310
#define CLK_DIV5_OFFSET         0x314
#define CLK_DIV6_OFFSET         0x318
#define CLK_DIV7_OFFSET         0x31c

#define CLK_DIV0_MASK           0x7fffffff

// 这些M、P、S的配置值都是查数据手册中典型时钟配置值的推荐配置得来的。
// 这些配置值是三星推荐的，因此工作最稳定。如果是自己随便瞎拼凑出来的那就要
// 经过严格测试，才能保证一定对。
#define APLL_MDIV               0x7d        // 125
#define APLL_PDIV               0x3
#define APLL_SDIV               0x1

#define MPLL_MDIV               0x29b       // 667
#define MPLL_PDIV               0xc
#define MPLL_SDIV               0x1

#define set_pll(mdiv, pdiv, sdiv)   (1<<31 | mdiv<<16 | pdiv<<8 | sdiv)
#define APLL_VAL            set_pll(APLL_MDIV,APLL_PDIV,APLL_SDIV)
#define MPLL_VAL            set_pll(MPLL_MDIV,MPLL_PDIV,MPLL_SDIV)


.global clock_init
clock_init:
    ldr r0, =ELFIN_CLOCK_POWER_BASE

    // 1 设置各种时钟开关，暂时不使用PLL
    ldr r1, =0x0
    // 芯片手册P378 寄存器CLK_SRC：Select clock source 0 (Main)
    str r1, [r0, #CLK_SRC0_OFFSET]              

    // 2 设置锁定时间，使用默认值即可
    // 设置PLL后，时钟从Fin提升到目标频率时，需要一定的时间，即锁定时间
    ldr r1, =0x0000FFFF                 
    str r1, [r0, #APLL_LOCK_OFFSET]             
    str r1, [r0, #MPLL_LOCK_OFFSET]                 

    // 3 设置分频
    // 清bit[0~31]
    ldr r1, [r0, #CLK_DIV0_OFFSET]                  
    ldr r2, =CLK_DIV0_MASK                  
    bic r1, r1, r2
    ldr r2, =0x14131440                     
    orr r1, r1, r2
    str r1, [r0, #CLK_DIV0_OFFSET]

    // 4 设置PLL
    // FOUT = MDIV*FIN/(PDIV*2^(SDIV-1))=0x7d*24/(0x3*2^(1-1))=1000 MHz
    ldr r1, =APLL_VAL                       
    str r1, [r0, #APLL_CON0_OFFSET]
    // FOUT = MDIV*FIN/(PDIV*2^SDIV)=0x29b*24/(0xc*2^1)= 667 MHz
    ldr r1, =MPLL_VAL                       
    str r1, [r0, #MPLL_CON_OFFSET]

    // 5 设置各种时钟开关,使用PLL
    ldr r1, [r0, #CLK_SRC0_OFFSET]
    ldr r2, =0x10001111
    orr r1, r1, r2
    str r1, [r0, #CLK_SRC0_OFFSET]

    mov pc, lr

• 设置时钟开关，不使用PLL，这里先使用原始的24MHZ的原始时钟，来设置各个时钟的开关，这里设置了CLK_SRC0寄存器的bit0和bit4来达到作用
• 设置锁定时间，设置为推荐的默认时间，设置CLK_LOCK寄存器，设置为0xFFFF就可以达到效果
• 设置分频，分频系数决定由PLL出来的最高时钟由分频器来分频，设置CLK_DIV寄存器，值为0x14131440，
• 设置PLL，设置PLL的倍频系数，决定由24MHZ可以得到多大的输出频率，默认主频是1GHZ，主要寄存器是xPLLCON，
• 打开PLL，开启设定好的PLL，得到想要的频率，设置CLK_SRC，值设置为0x10001111就可以打开了