MCU锁相环简述（一）

最新推荐文章于 2024-04-25 20:27:45 发布
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分类专栏： 嵌入式开发 文章标签： c语言 arm 技术 维基百科
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本文链接：https://blog.csdn.net/u012781002/article/details/21980895
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本文介绍了锁相环（PLL）的基本概念，它是一种通过反馈控制实现频率和相位同步的技术。锁相环电路由鉴频鉴相器、低通滤波器、压控振荡器和分频器组成。当参考时钟发生变化时，PLL能检测并调节输出频率以保持同步。
摘要由CSDN通过智能技术生成

    在使用K60的过程中发现自己pllinit（）不清楚，才发觉自己锁相环的概念还不懂，so，赶紧补补……

    锁相环（PLL: Phase-locked loops）是一种利用反馈（Feedback）控制原理实现的频率及相位的同步技术，其作用是将电路输出的时钟与其外部的参考时钟保持同步。当参考时钟的频率或

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专栏目录
在单片机中锁相环功能
06-14
帮助大家更好的理解锁相环的功能锁相环是指一种电路或者模块,它用于在通信的接收机中,其作用是对接收 到的信号进行处理,并从其中提取某个时钟的相位信息。或者说,对于接收 到的信号,仿制一个时钟信号,使得这两个信号从某种角度来看是同步的（ 或者说,相干的）。
锁相环.doc-教程与笔记习题
04-27
AI产品层出不穷，手里收藏了有关电子通信，毕业设计等资料，方案诸多，可实施性强。单片机的应用开发，外设的综合运用，纵使智能产品设计多么复杂，但其实现的基本功能都离不开MCU的电路设计与驱动编程，无论是使用51单片机还是AVR单片机，其方案的选择因项目需求而定，需要这方面资料的工程师们，看过来吧。
【技术博客】Simlink仿真嵌C语言实现双二阶广义积分器锁相环，成功锁定电网相位，附详细代码注释，可移植至DSP中断中。
最新发布
qVrbwxPL的博客
04-25 358
通过清晰的结构和丰富的内容，读者可以深入了解锁相环的原理和实现方式，并根据提供的代码例子进行进一步的应用和研究。本文将介绍一种基于simlink仿真和C语言的锁相环实现方法，并给出了具体的代码实例。需要注意的是，本文仅提供了一种实现锁相环的方法，并没有给出具体的参考文献或者示例代码。与传统的锁相环系统不同的是，该系统仅包含一个需要编写的C语言函数，实现了整个锁相环的功能。对C语言写的代码做了详尽的注释，可以根据这个例子写自己的算法，直接把算法移植到DSP中断中。
单片机超频之PLL锁相环设置
killcpp的专栏
04-25 1173
http://blog.sina.com.cn/s/blog_627bb2cf0100svan.html 单片机超频之PLL锁相环设置  (2011-04-12 08:35:42) 转载▼ 标签：  飞思卡尔   智能车 分类： 飞思卡尔智能车 什么是锁相环呢？     MCU的支撑电路一般
MCU集成-时钟复位控制
m0_46407447的博客
12-21 2627
mcu前端设计
锁相环工作原理，比如我们8MHZ晶振如何让MCU工作在48MHZ或者72MHZ呢
qq_38295600的博客
07-09 1760
锁相环工作原理，比如我们8MHZ晶振如何让MCU工作在48MHZ或者72MHZ呢
MCU 内部架构及程序运行原理讲解
2301_77010025的博客
09-17 5596
MCU：微控制单元(Microcontroller Unit) ，又称单片微型计算机(Single Chip Microcomputer )或单片机，是把中央处理器(Central Process Unit，CPU)的频率与规格做适当缩减，并将内存(memory)、计数器(Timer)、USB、A/D转换、UART、PLC、DMA等周边接口，甚至LCD驱动电路都整合在单一芯片上，形成芯片级的计算机，为不同的应用场合做不同组合控制。通用MCU。
锁相环simulink建模仿真
12-25
锁相环（Phase-Locked Loop，简称PLL）是一种在电子技术领域广泛应用的电路，主要用于频率合成、信号同步、数据恢复等多个场景。Simulink是MATLAB环境下的一个动态系统建模工具，它允许用户通过图形化的方式构建复杂...
一种快速锁定锁相环的方案设计
10-15
提出了一种锁相环快速锁定的方案，在传统锁相环基础上，额外设置辅助充电模块，此模块可实现在输入参考时钟与反馈时钟频率差距较大时，提供大电流对滤波器中的电容充电，在临近锁定状态时退出快速锁定模式切断充电...
一种低噪声亚采样锁相环的设计
10-16
介绍了一种2.4 GHz的低噪声亚采样锁相环。环路锁定是利用亚采样鉴相器对压控振荡器的输出进行采样。不同于传统电荷泵锁相环，由于在锁定状态下没有分频器的作用，由鉴相器和电荷泵所产生的带内噪声不会被放大N2 倍，...
锁相环与MATLAB仿真
03-20
锁相环与MATLAB仿真！！！ 锁相环与MATLAB仿真！！！ 锁相环与MATLAB仿真！！！ 锁相环与MATLAB仿真！！！ 锁相环与MATLAB仿真！！！ 锁相环与MATLAB仿真！！！ 锁相环与MATLAB仿真！！！ 锁相环与MATLAB仿真！！！ ...
基于51单片机的低频锁相环频率合成设计
04-26
基于51单片机的锁相环频率合成器的设计。使用PLL集成芯片CD4046，可编程分频芯片CD4522（同MC14522），使用LCD1602显示，频率由按键输入。标准输入信号为1khz方波。
电荷泵锁相环环路滤波器参数设计与分析
11-21
MSP430的1系列单片机ADC10的采样例程
一种锁相环技术的车辆探测设计
10-22
锁相环是一种反馈控制电路，能够自动跟踪输入信号的频率和相位，从而实现输出频率对输入频率的精确匹配。锁相环由鉴相器、环路滤波器和压控振荡器组成。鉴相器比较输入信号和输出信号的相位差，并生成误差电压，环路...
一些MCU常用关键词
lzsm_的博客
03-24 358
一些MCU常用关键词 仅简单介绍 深入内容需读者自行查阅 主要因为遇到一些英文缩写在不同领域有不同的涵义，所以仅限微薄之力为读者提供一些帮助。 PLL (Phase Locked Loop) 锁相环 也称锁相电路 作用是：使电路时钟与外部时钟相位同步。 RTC (Real-Time Clock) 实时时钟 一般为32.768KHz 因为2的15次方的值为32768，一般情况下计数器为16位，即15分频后频率为1Hz，周期为1s，内部时钟需要精确。 ADC (Analog-to-Digital Conver.
嵌入式学习笔记—MCU组成结构与程序运行机制(三)
weixin_43925467的博客
08-09 1572
整理有关MCU结构图和stm32上电复位流程
AGM AG32 MCU系列（含AGRV2K）的内部PLL使用入门（一）
HIZYUAN的博客
03-03 913
整颗芯片只有一个 PLL 倍频模块（mcu 和 cpld 共用） 。 倍频分频操作是封装在系统内部的（用户无须也不能控制这个时钟树） 。 实现原理： A. 系统会根据所有用到的频率项（mcu 和 cpld 要用到的全部频率） ， 计算出他们 的最小公倍数。 该数值就是要倍频到的目标值； B. 以外部时钟作为输入， PLL 倍频到这个目标值， 然后再以这个目标值为基准， 分 频给 mcu 各外设和 cpld 来使用。 C. 倍频和分频， 无须开发者关注。 开发者只要设置好自己需要的各个时钟频率即可。
1550_AURIX_TC275_锁相环的操作
小灰笔记
12-04 339
全部学习汇总： GreyZhang/g_TC275: happy hacking for TC275! (github.com)继续SCU模块的学习，这一次主要是看一下锁相环的操作。锁相环之前接触的不少了，其实主要的一个功能就是提升单片机的时钟主频。1. 备份时钟其实也是稳定可靠的，但是这个备份时钟的精准度不是很好。2. 正常使用，MCU的主频会比晶振高很多，这时候需要用锁相环来提升时钟速度。3. 锁相环是可以检测外部时钟的退化的，如果异常则执行紧急措施。1. 这里猜测锁相环的丢失可能是这个模块的看门狗检测
1551_AURIX_TC275_锁相环的调频、寄存器以及ERAY锁相环
小灰笔记
12-04 528
全部学习汇总： GreyZhang/g_TC275: happy hacking for TC275! (github.com)1. PLLERAY与PLL看上去类似，模式支持上也支持预分频模式。这里也给出来了模式开启的流程描述。2. 针对输入时钟也有一个频率过低的检测，这个类似PLL。1. 预分频设置是否成功有一个成功状态的判断。2. 预分频模式的退出只需要清除中间标记出来的状态位。3. 整个PLLERAY的框图类似PLL，但是在Normal中，没有了看门狗的功能。1. Normal模式的开启有一个流程介
用VHDL做出一个锁相环
06-01
锁相环（Phase Locked Loop, PLL）是一种广泛应用于通信、计算机和自动控制领域的电路。它可以将输入信号的相位锁定在参考信号的相位，并输出与参考信号相同频率的新信号。 下面是一个基于VHDL实现的简单锁相环的代码示例： ```vhdl library IEEE; use IEEE.STD_LOGIC_1164.ALL; use IEEE.NUMERIC_STD.ALL; entity PLL is Port ( CLK_IN : in STD_LOGIC; CLK_OUT : out STD_LOGIC); end PLL; architecture Behavioral of PLL is signal phase : std_logic_vector(7 downto 0); signal counter : unsigned(7 downto 0) := (others => '0'); signal phase_diff : std_logic_vector(7 downto 0); signal phase_diff_reg : std_logic_vector(7 downto 0); signal phase_diff_delta : std_logic_vector(7 downto 0); signal phase_diff_delta_reg : std_logic_vector(7 downto 0); signal phase_diff_delta_delta : std_logic_vector(7 downto 0); signal phase_diff_delta_delta_reg : std_logic_vector(7 downto 0); signal phase_diff_delta_delta_delta : std_logic_vector(7 downto 0); signal phase_diff_delta_delta_delta_reg : std_logic_vector(7 downto 0); signal feedback : std_logic; begin -- Phase detector process(CLK_IN, counter) begin if rising_edge(CLK_IN) then phase <= phase + 1; if phase = 255 then phase <= (others => '0'); end if; if feedback = '1' then phase_diff <= std_logic_vector(unsigned(phase) - counter); else phase_diff <= std_logic_vector(counter - unsigned(phase)); end if; end if; end process; -- Charge pump process(CLK_IN) begin if rising_edge(CLK_IN) then if phase_diff /= phase_diff_reg then phase_diff_delta <= phase_diff - phase_diff_reg; else phase_diff_delta <= (others => '0'); end if; if phase_diff_delta /= phase_diff_delta_reg then phase_diff_delta_delta <= phase_diff_delta - phase_diff_delta_reg; else phase_diff_delta_delta <= (others => '0'); end if; if phase_diff_delta_delta /= phase_diff_delta_delta_reg then phase_diff_delta_delta_delta <= phase_diff_delta_delta - phase_diff_delta_delta_reg; else phase_diff_delta_delta_delta <= (others => '0'); end if; if phase_diff_delta_delta_delta /= phase_diff_delta_delta_delta_reg then CLK_OUT <= not CLK_OUT; end if; phase_diff_reg <= phase_diff; phase_diff_delta_reg <= phase_diff_delta; phase_diff_delta_delta_reg <= phase_diff_delta_delta; phase_diff_delta_delta_delta_reg <= phase_diff_delta_delta_delta; end if; end process; -- Divider process(CLK_OUT) begin if rising_edge(CLK_OUT) then counter <= counter + 1; if counter = "10000000" then counter <= (others => '0'); feedback <= not feedback; end if; end if; end process; end Behavioral; ``` 该代码实现了一个简单的锁相环，包括相位检测器、电荷泵、分频器等模块。其中，相位检测器用于比较输入信号和反馈信号之间的相位差，电荷泵用于产生控制电压，分频器用于将输出信号分频。该代码的输入信号为`CLK_IN`，输出信号为`CLK_OUT`。在每个时钟周期内，输入信号的相位会逐渐增加，如果输入信号的相位落后于反馈信号，电荷泵会产生正电压，使分频器的计数器加速；如果输入信号的相位领先于反馈信号，电荷泵会产生负电压，使分频器的计数器减速。当计数器达到设定值时，分频器输出一个时钟信号，作为锁相环的输出信号。

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