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RSS订阅原创 Innovus ： 统计走线长度的脚本
该Tcl脚本定义了一个count_net_length过程，用于统计指定网络在各金属层的布线长度并生成报告。主要功能包括：通过dbGetNetByName获取网络对象，遍历所有连线（wire）并记录其所在金属层和长度；累加总长度并按长度升序排序各层数据；最终输出分层明细（如"{Metal1 1.2}"）和总长度（如"total net length: 14.0"）。该工具适用于分析关键信号线的布线分布，优化长距离走线，以及对比不同实现方案的布线差异。调用方式为coun
2026-06-10 16:38:48
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原创 Innovus ： editAddRoute 命令详解
用于手动逐点绘制芯片布线线段，支持连续折线editAddRoute X坐标 Y坐标完整流程：起点 → 多个折点 →提交终点核心特性：自动分割超宽对角线、依赖前置着色操作。
2026-06-08 22:39:52
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原创 Innovus ： setFlipChipMode 命令完整中文详解（Innovus 倒装芯片主控命令）
setFlipChipMode = 倒装芯片全局主控命令布线风格、换层、过孔、凸点、电源 finger、焊盘连接是placePIOfcroute的前置配置工程中几乎所有 FC 项目都必须先用它配置全局规则。
2026-06-08 21:34:21
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原创 Innovus 动态网格密度电源 Stripe 算法完整解析
该方案是，分为功耗因子提取→功耗热力图生成→密度自适应 Mesh 电源布线三步，用于先进数字后端电源网络优化，实现高密度功耗区域加密电源、低密度区域疏布的动态网格设计。
2026-06-08 18:21:29
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原创 Innovus：TCL create_bump 命令
AP(Top铝层)之后新增PASSIV钝化层定义TYPE CUT;END PASSIVBump 引脚需要AP 顶层金属 + PASSIV 钝化层双层同尺寸图形，工具依靠PASSIVMACRO BUMPPIN APORTLAYER AP;ENDEND AEND BUMP子模块导出 PORT 同样携带双层图层，顶层识别该端口自动生成 Bump + 绑网。
2026-06-08 18:19:54
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原创 Innovus ： selectNet 命令完整解析
本文介绍了EDA工具中用于网络选择与高亮的selectNet命令。该命令支持通过名称精准/模糊匹配（如clk_*）选择单网络，或批量选择特定类型网络（时钟网络用-clock参数）。核心功能是在设计可视化窗口高亮显示目标网络，便于物理实现阶段的交互式调试。参数包括-help（帮助）、-clock（时钟网络）、-nonDefaultRule（非默认规则网络）和-shield（屏蔽网络）等，其中-clock已替代旧版-allDefClock成为官方推荐用法。典型应用场景包括时钟树分析和特殊网络检查。
2026-06-06 21:49:46
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原创 Innovus add_text 命令完整详解
本文详细介绍Innovus工具中add_text命令的使用方法。该命令用于在自定义层添加注释文本，支持设置文本内容、坐标、高度、对齐方式、旋转角度等参数，添加的文本不会输出到DEF文件。文章解析了命令语法和核心参数，包括必选的-label和-pt参数，以及常用的-layer、-height、-alignment等可选参数，并提供多个实用示例。特别指出该命令适合标注模块名、电源域等设计内部注释，但需注意文本含特殊符号需用引号包裹，且坐标单位为微米。
2026-06-06 21:48:38
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原创 Innovus add_shape 命令完整详解
摘要：Innovus中的add_shape命令用于添加DEFSPECIALNETS特殊布线形状，支持矩形、多边形和路径段三种类型。核心参数包括必选的层（-layer）和网络（-net），以及可选的形状类型（-shape）、状态（-status）和屏蔽网络（-shield_net）。三种形状绘制方式：矩形（-rect）、路径段（-pathSeg需指定宽度）和多边形（-polygon）。高级用法包括复制多边形到其他层和绘制屏蔽线。使用时需注意参数互斥性、坐标单位符合制造网格要求，以及必选参数的指定。该命令主要用
2026-06-06 21:39:59
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原创 addBumpConnectTargetConstraint 命令详解
本文介绍了Cadence Innovus中用于倒装芯片设计的addBumpConnectTargetConstraint命令的核心功能和使用方法。该命令主要用于为凸点（Bump）添加连接目标约束，通过绑定实例、引脚/网络和端口号等属性，实现凸点与电源/信号网络的精准映射。文章详细解析了命令语法结构、参数说明及使用场景，包括必选参数（指定凸点方式）、分支选择（实例连接或电源连接类型）以及互斥参数（引脚名与网络名）等重要注意事项，并提供了典型应用示例。该命令特别适用于倒装芯片设计中凸点与PG网络、IO实例的连接
2026-05-27 14:25:01
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原创 Streamout
大家好！今天咱们聊聊 Innovus 中一个看似不起眼但关键时刻能救命的命令——。这个命令专门用来优化 GDSII 和 OASIS 文件的输出，无论是后端工程师还是刚入坑的学生，掌握它都能让你的工作事半功倍！
2026-05-20 22:05:12
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原创 innovus ：Bump Cell 触发了工具的“自动避让”机制
摘要：在Innovus工具中进行电源布线时，若BumpCell上方出现无法布线的"空洞"现象，通常是由于BumpCell的CLASS属性触发自动避让机制、Pin避让规则、PR_BOUNDARY阻挡、布线层方向冲突等原因导致。解决方法包括：1)在add_stripe命令中关闭引脚裁剪(-trim_stripe_by_pin none)；2)使用route_special专门连接Bump；3)修改Bump的Class属性；4)设置-over_bumps 1和-over_physical_pi
2026-05-20 19:58:28
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原创 innovus：按照bump pitch 创建电源和地mesh
本文介绍了一个用于Innovus工具的C4Bump电源/地网格自动生成脚本。该脚本通过读取用户选中的两个对角Bump来自动计算布线区域，支持设置关键参数如线宽、间距、方向等。主要功能包括：1)自动解析用户输入参数；2)读取版图中选中的Bump坐标；3)计算布线区域和布线参数；4)执行Innovus的addStripe命令生成对称美观的电源网格。脚本会进行参数校验并打印详细执行信息，确保布线结果符合预期。使用该脚本可以快速生成C4Bump的电源/地网络，提高设计效率。
2026-05-18 20:23:24
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原创 Virtuoso Library Manager--Customizing the Operating Environment（4）
本文介绍如何通过修改.Xdefaults或.xresources文件来自定义Cadence和FrameMaker窗口的外观和行为。主要内容包括：1. 文件创建方法，可从安装目录复制默认文件到主目录；2. 编辑指南，支持Motif、FrameMaker和Cadence命令；3. 配置生效方式，需使用xrdb命令或重启XWindow系统；4. 详细参数设置说明，特别是库管理器的窗口位置、大小和颜色控制；5. 注意事项，包括参数优先级和对话框定位规则。通过合理配置这些资源文件，用户可以优化图形界面工作环境。
2026-05-16 10:48:39
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原创 Virtuoso 技巧---被锁定无法编辑的文件解锁
当版图没有正常退出时，有时会导致版图锁定。cd进入自己的所做的项目中。(这个是以viitek050um为例)ls列出所有文件，找到并删除layout.oa.cdslck文件。ls列出所有文件，找到并进入版图所在的设计库。ls列出所有文件，找到并进入版图所在的设计单元。ls列出所有文件，找到并进入layout文件。首先进入VNC并打开终端。
2026-05-15 22:45:05
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原创 innovus ： assignPGBumps & assignsignalbump & CopyBump
本文介绍了Cadence Innovus工具中用于倒装芯片设计的五个核心命令： assignPGBumps：为电源/地网络分配凸点，支持垂直/水平/棋盘格排列样式，需指定连接类型和网络列表。 assignSigToBump：手动绑定信号或电源/地网络到指定凸点，支持精准一对一或多对一分配。 copy_bump：复制凸点并偏移坐标，可同步复制信号绑定，支持自定义命名规则。 create_bump：创建凸点阵列，支持全芯片铺满、环形、行列等排布模式，并可关联模块内嵌凸点或端口位置。 addBumpConnect
2026-05-14 22:29:26
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原创 Innovus：Create Stitching Shapes from Floorplan
本文介绍了一个Innovus TCL脚本，用于自动创建芯片版图中心十字形金属连接结构。脚本首先获取当前设计的边界坐标，计算中心点位置，然后分别在水平和垂直方向创建指定宽度的金属条。用户可配置金属宽度(m/n)和目标层(stitch_layer)。该结构常用于2.5D/3D封装的电源连接和信号传输。脚本支持自动适配不同尺寸的芯片版图，输出创建图形的详细信息，可直接在Innovus TCL控制台运行。注意普通2D设计需将add_shape替换为createRect命令。
2026-05-14 16:56:40
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原创 Encounter/Innovus GIFT TCL 脚本流程索引清单
本文摘要介绍了数字集成电路设计流程中使用的TCL脚本工具集，涵盖布局、布线、时序、电源和IO处理等关键阶段。这些脚本针对不同设计场景提供自动化解决方案，包括缓冲器插入、时钟树优化、时序违规定位、布线资源管理、电源网络处理等。调试工具支持设计状态保存、连接性分析和违规检查。脚本按功能分类组织，每个脚本都明确了核心用途和典型应用场景，为设计工程师提供了高效的自动化工具链，可显著提升设计收敛效率和质量。
2026-05-12 21:45:41
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原创 Calibre 3Dstack --每日一个命令day25【no_trace】（3-25）
本文介绍了Calibre3Dstack中的"no_trace"命令，用于检查未附加文本标签的追踪层。该命令需指定检查名称，并通过"-dies"或"-layer_types"参数设置检查范围，支持添加注释说明。示例展示了如何检查控制器和中介层裸片上的无标签追踪层，并输出错误提示信息。这是Calibre3Dstack系列命令中的第25个操作指令，主要用于3D堆叠芯片设计的验证流程。
2026-05-09 23:57:06
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原创 Calibre DESIGNrev 单元（Cell）操作核心指南
本文摘要：CalibreDESIGNrev单元操作指南包含四部分内容：1）单元基础规则，说明当前单元概念及切换方法；2）单元创建流程，从对象选择到实例化操作；3）单元引用编辑方法，包括位置、角度等属性修改；4）单元引用阵列创建，重点介绍行列间距等阵列参数设置。全文详细说明了各操作的前提条件、具体步骤及注意事项，强调单元修改会同步更新所有引用实例的特性。操作均需在GUI模式下进行，涉及CellsBrowser、视图深度等关键工具的使用。
2026-05-09 23:55:32
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原创 Cadence allegro--allegro 中的Classes and Subclasses
PCB设计文件采用层级化结构管理各类元素，包含布线层、电源层、阻焊层等核心功能层。Allegro系统通过Class（大类）和Subclass（子类）两级架构实现精细管控：Class区分功能类型（如板外形几何、器件参数等），Subclass则定义具体应用场景（如顶层/底层丝印、装配图纸等）。典型应用包括使用BoardGeometry/Outline子类定义板框外形，通过Etch/Top子类完成顶层走线设计。系统支持多层同名子类独立管理，如不同Class下的Silkscreen子类可分别控制板级丝印和器件位号。
2026-05-08 19:23:10
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原创 Virtuoso 中的相关术语总结表
本文系统梳理了集成电路设计领域的专业术语体系，涵盖从基础概念到高级功能的完整知识框架。主要内容包括：1）设计单元与视图管理（如cell、view、hierarchy）；2）物理实现技术（如floorplanning、routing、placement）；3）约束与规则系统（constraint、DRD、processrule）；4）专用工具与功能模块（如LayoutXL、SKILL、Router）；5）工艺相关要素（layer、via、LPP）。术语定义精确到技术细节，如区分symbolicwire与geo
2026-05-08 19:22:20
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原创 Virtuoso 技巧之--find & place 功能
这是，是版图设计中批量定位、修改图形 / 标签 / 文本的核心工具，快捷键通常为Shift+S。
2026-05-07 22:00:44
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原创 Cadence allegro--allegro 封装设计方法和流程
《高密度集成电路封装设计技术白皮书》摘要 本文系统阐述了现代芯片封装设计的核心技术挑战与解决方案。随着芯片工艺演进，封装设计面临高频信号完整性、高密度互连、散热管理等核心难题。文章提出MCAD与ECAD协同设计方法论，通过DXF/DIE等标准化接口实现结构-电气数据互通，构建从基板选型、层叠定义到布线优化的全流程设计体系。重点分析了BGA/PGA等封装形式的成本性能折中，详述了电源分配、信号完整性、同步开关噪声等关键问题的解决策略。通过三维寄生参数建模和热电联合仿真，实现高可靠封装设计。本技术方案已成功应用
2026-05-07 09:04:24
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原创 Virtuoso Layout Suite L 移植对应 Virtuoso 原生命令（10）
本文总结了Virtuoso集成TurboToolbox(TTB)工具的命令对照表，详细列出每个TTB命令对应的Virtuoso原生菜单路径及功能说明。主要内容包括版图编辑（如对齐、复制、旋转）、布线功能（总线绘制、通孔生成）、测量工具（坐标显示、角度测量）以及特殊功能（保护环创建、文本标签管理）等。表格清晰展示了TTB命令与原生命令的对应关系，为使用者提供了便捷的参考指南，帮助快速定位所需功能。所有命令均配有具体用途说明，涵盖版图设计中的常见操作需求。
2026-05-07 09:03:48
165
原创 Calibre 3Dstack --每日一个命令day25【offgride_centers】（3-25）
本文介绍了Calibre3Dstack中栅格外中心检查（offgrid_centers）命令的使用方法。该命令用于检测焊盘中心是否与指定栅格对齐，支持设置x/y轴分辨率、检查方向（上/下/双向）等参数。通过-layer_type指定检查层，-stack限定堆叠范围，-resolution定义栅格精度（如5微米）。检查结果可通过RVE选项自定义显示方式，功能类似SVRF中的Offgrid操作。该命令是3D堆叠验证中的重要工具，可确保设计符合制造工艺的精度要求。
2026-05-06 23:38:08
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原创 Cadence allegro--allegro 中的etch back和rename 元器件
在产品制造过程中，通常需要对接触类元器件进行贵金属电镀处理，以保证电气连接品质。电镀工艺要求所有导电图元（焊盘、引脚、网络）必须连接至。对于多裸片设计、裸片间内部互连以及布线层高密度拥塞的复杂结构，很难将所有需要电镀的网络逐一单独连接到电镀汇流条，部分网络也无法规划出直达电镀汇流条的干净布线路径。业内常用解决方案：将无法直达电镀条的待电镀网络，通过桥接至已连通电镀汇流条的网络，形成链式串联通路，从而完成整体电镀。但该方案会增加后续制程工序：电镀完成后，必须通过去除所有短接走线，断开网络之间的临时短路连接。
2026-05-06 23:37:16
207
原创 Virtuoso GUI 界面中的关键模块定义
即 PDK 文件中原始声明的层级结构，不包含运行时的合并 / 继承逻辑。13. Pad Opening Info... 查看焊盘开窗信息，用于封装前验证开窗层是否正确。
2026-04-30 18:17:38
475
原创 Virtuoso Layout L 查找 / 替换（Find/Replace） 的对象筛选条件总表
本文档详细介绍了VirtuosoLayoutL查找/替换功能的筛选条件体系，提供了一套完整的对象分类筛选方案。系统支持通过对象类型+属性+逻辑运算符的组合条件，精准筛选版图中的图形、实例、走线等23类对象。筛选条件包括图层匹配、属性比较、网络判断等核心维度，每类对象都有专属的筛选字段，如实例(inst)支持单元名/库名筛选，走线(path)支持线宽/端头样式设置。文档特别规范了数值比较(>/</=)和存在性判断(EXIST)的运算符用法，并明确了图层筛选的三大范围选项。该筛选体系可实现版图对象的
2026-04-30 16:32:04
100
原创 Virtuoso Commands and Toolbars in Read-OnlyMode（16）
本文档列出了Virtuoso Layout Suite在只读模式下不可用的命令和工具栏功能。主要内容包括：1）文件、编辑、创建等菜单中的保存、撤销、移动、旋转等编辑功能均不可用；2）工具栏中涉及修改操作的图标如保存、移动、旋转、分组等被禁用；3）导航工具栏的所有功能在只读模式下均不可用。该列表详细说明了IC6.1.7版本中只读模式下被限制的具体操作，帮助用户了解编辑权限受限时的功能差异。
2026-04-30 15:27:50
44
原创 Innovus 里面的关键定义
文章摘要：本文介绍了集成电路物理设计中的关键元素，主要包括三类内容：1）各类单元模块（标准单元、宏模块、I/O单元等）及其特性；2）连线结构（信号线、电源网络、通孔等）的物理实现方式；3）物理约束（阻挡层、核心行等）与层次结构。这些要素共同构成了芯片物理设计的可视化基础，为布局布线提供必要参考。
2026-04-28 20:08:17
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原创 Virtuoso Technology File Requirements for LayoutXL（2-1）
本文摘要详细介绍了Virtuoso版图套件XL版图编辑器（LayoutXL）的工艺文件配置规范，重点包括五大核心内容： 层定义规则 通过layerDefinitions段定义所有工艺层 使用layerRules段配置层功能表和掩膜号 支持颜色相关派生层和特殊操作层定义 约束组配置 必须定义virtuosoDefaultExtractorSetup约束组 通过validLayers指定可提取层 支持层用途过滤(validPurposes)和过孔验证(validVias) 器件定义规范 标准过孔和自定义过孔的定
2026-04-28 20:05:35
196
原创 innovus LEF/DEF 6.0 语言学习参考（1）
库交换格式（Library Exchange Format, LEF）文件包含某一类设计的库信息。库数据包括图层、过孔、布局位点类型以及宏单元的定义。以下定义描述了构成 LEF 文件的各类语句的语法参数。语句按字母顺序排列，而非其在 LEF 文件中应有的书写顺序。关于正确的书写顺序，「LEF 语句的顺序」。
2026-04-24 17:51:41
208
原创 Cadence allegro 全家桶 以及相关文件说明
Allegro系列工具提供完整的PCB与封装设计解决方案，包括Allegro PCB Editor进行元器件布局与布线，封装设计器（APD）实现约束驱动的基板设计，以及SiP工具套件简化多芯片集成。系统提供焊盘编辑器、自动布线器、约束管理器等专业工具，支持信号完整性分析（SI）、EMI检查及脚本定制功能（AXL-SKILL），实现从原理图到生产的全流程设计优化与验证。
2026-04-24 10:24:35
275
原创 Cadence APD and SiP ---叠层管理器 （2）
《版图设计与叠层配置技术要点》摘要： 版图设计中需通过叠层编辑器定义导体/介质层的物理属性和电气特性，包括层类型、材料（如铜/FR4）、厚度及光绘类型（正/负片）。系统通过ETCH/CONDUCTOR子类管理布线层，并自动执行DRC检查。叠层配置支持动态调整，可添加/删除层以适应布线密度或ECO变更，同时需考虑表面涂覆层和散热片对阻抗的影响。SiP封装设计需使用裸片叠层编辑器处理3D堆叠结构，通过spacer控制间隙、interposer实现互连，并需精确建模Z轴高度。材料库管理允许自定义材料属性，工艺文件
2026-04-24 10:17:13
57
原创 Cadence APD and SiP ---交换引脚器件（3）
本文介绍了PCB设计中的互换功能，包括交互式和自动互换两种方式。交互式互换支持元器件、功能单元和引脚三个层级的互换操作，详细说明了每种互换的适用条件、操作步骤和限制属性。自动互换则通过设置互换参数、分配属性权重和定义互换区域，实现最多10轮迭代的优化过程。文章还描述了互换结果的查看方法，包括自动生成的日志文件和各类报告工具，帮助设计者分析线长缩减等优化效果。这些功能为PCB布局优化提供了灵活高效的解决方案。
2026-04-22 19:32:09
96
原创 Cadence APD and SiP ---如何在基板文件中定义die 和BGA （1）
本文详细介绍了芯片和BGA符号的创建方法与流程。主要内容包括：1. 芯片符号创建方式：通过生成器向导、文本导入、DIE文件导入及手动编辑四种方法；2. BGA符号生成：支持全矩阵、周边矩阵等多种排布方式，提供BGA编辑器进行引脚管理；3. 芯片制造相关特性：包括划片槽定义、光学收缩处理等工艺要求；4. 设计限制与技术文件：说明向导工具的假设条件及参数配置文件的使用方法；5. OpenAccess数据库接口：实现IC与封装设计工具间的数据交互。全文系统阐述了封装设计中的符号创建技术要点。
2026-04-22 19:10:52
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原创 Cadence APD and SiP ---常见文件格式/走线层数估算/自动引脚引出/设置short/Optimizing Routes in Channels（6）
Allegro PCB设计文件格式及功能解析 摘要： 本文系统梳理了Cadence Allegro工具的核心文件格式与应用功能。主要包含：1）PCB设计文件(.brd)、元件封装文件(.dra)等基础设计文件；2）自动布局功能，支持按属性、区域等9种筛选方式批量放置元件；3）新增叠孔检查功能；4）倒装芯片设计中的层数估算与引脚引出技术，通过半自动化工具提升布线效率；5）电源平面创建方法，对比正/负片工艺优劣；6）特色布线功能如涂鸦模式、蛇形走线等。文章重点解析了倒装芯片引脚引出的6种操作策略，以及通过偏置过
2026-04-22 17:51:37
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原创 【Virtuoso】Techfile和Display file skill参考(2)
本文系统阐述了集成电路布线设计规则体系，主要包括六大类规则：1）布线模式规则，规范布线方向、颜色限制和形状要求；2）最小面积规则，针对不同图形特征设定差异化面积约束；3）线宽规则，定义金属布线的宽度范围与离散尺寸；4）边缘规则，详细规范各类拐角、缺口和分支结构的边缘尺寸；5）间距规则，涵盖不同网络关系和电压条件下的间距要求；6）特殊结构规则，对U形缺口、凹角等特殊形态进行专项约束。这些规则通过分层级、分场景的精细化参数配置，在确保设计可靠性的同时优化布线资源利用率，为先进工艺节点的布线设计提供完整规范框架。
2026-04-12 13:15:58
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