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RSS订阅原创 ICC2:Creating a Floorplan
使用-coord：指定首轨道坐标，-dir定义轨道延伸步进方向；默认首轨道位于芯片内部半间距位置：指定某条轨道对齐内核 / 模块下边界；即便模块边界大于内核，轨道也完整落在模块内部搭配，定义后续网格点相对内核左下角或模块左下角。图形界面路径：创建→轨道。示例操作：清空原有轨道，在 METAL3 优选方向创建间距 0.5 的轨道，生成轨道报告：tcl{TRACK_0}...效果见图 14；
2026-09-21 09:09:56
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原创 ICC2 create cell 命令
用于为指定底层单元设置物理摆放位置，输入坐标对应单元边框的左下角。该命令同时支持修改单元朝向，还可将单元物理状态锁定为固定。
2026-09-21 09:09:26
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原创 ICC2：add_to_net
：将图形（shapes）、通孔（vias）以及通孔阵列（via_matrixes）关联到当前设计里的某条网线（net）。tcl 返回值：整数类型（执行成功返回 1） ：网线对象集合 ：图形、通孔对象集合参数详解1. 指定要绑定图形和通孔的目标网线（net）。待绑定的图形、普通通孔、通孔阵列，可以填写对象名、通配符匹配模式或者对象集合。tcl命令执行完毕返回 ，代表执行成功。tcl补充工程要点（IC 版图实操注意事项） 使用场景 手动创建的矩形（rect）、多边形
2026-09-20 13:25:19
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原创 ICC2 的 change_reference 命令摘要：
将 hierarchical cells 重新绑定到新的 reference（design 或 module），此命令已 deprecated，ICC2 推荐使用 set_reference。
2026-09-20 13:25:03
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原创 技术手册｜Allegro PCB Editor SKILL 开发指南（前置必读）
本文为Allegro PCB Editor SKILL Reference（AXL 开发参考手册）开篇导读内容，主要面向使用 Allegro PCB Editor SKILL 函数的设计人员与开发工程师。手册核心用途分为两类：对现有 Allegro PCB Editor 交互式命令进行自定义改造基于 AXL 语言全新开发PCB 设计自动化命令与功能。
2026-09-17 23:00:16
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原创 Innovus：editChangeNet 命令完整解析
核心作用：批量修改引脚 / 导线 / 过孔的归属网络必选参数-to必须指定目标网络名标准流程：选中对象 → 执行网络重分配版本特性：15.1 及以上支持修改 NanoRoute 补丁线网络。
2026-08-23 17:26:11
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原创 Calibre 3Dstack --每日一个命令day27【overlap】（3-27）
本文介绍了Calibre3Dstack中overlap命令的使用方法。该命令用于检查两个已放置层之间的重叠量是否符合要求，支持设置检查名称、层类型、堆叠范围、检查方向等参数。关键参数包括：-constraint指定重叠约束条件，-exact控制百分比精度，-by_area切换为面积检查模式，-intersection报告相交区域。检查结果可通过RVE选项定制显示方式，适用于3D堆叠设计中的层间重叠验证场景。
2026-07-12 23:15:14
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原创 Calibre ：SVRF 每日一个命令day3 【Area & & Coincident Edge & Coincident Inside Edge】
摘要：本文介绍了三种层操作：1) Area操作用于筛选满足面积约束条件的多边形层，建议使用范围约束而非固定值；2) CoincidentEdge操作选择与第二层边重合的边或边段；3) CoincidentInsideEdge操作选择与第二层边重合且内侧方向一致的边或边段。每种操作均需指定目标层和约束条件，并配有相关示例说明。这些操作用于空间数据分析中多边形特征的选择与处理。
2026-07-12 23:14:45
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原创 ICC2 菜单说明
ShapeShift+H：绘制矩形、多边形、路径等自定义图形，用于电源环、屏蔽金属、自定义禁区绘制Site Array：自定义单元摆放格点阵列，修改标准单元摆放基准，适配特殊密度布局需求Terminal：手动创建芯片顶层输入 / 输出端口Text：添加文字注释，用于模块命名、版本标注、版图说明归档Track：自定义布线轨道，手动设置金属走线间距、轨道偏移，精细化管控布线密度：自定义数据表格面板，导出单元、网络、约束、功耗统计表格，便于整理报告。Charts。
2026-06-29 23:29:18
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原创 Innovus TCL 命令 add_tracks
每一段轨道同时指定独立走线宽度 + 节距，适配信号线 / 屏蔽线交替排布场景（对应你前文 interleaved shielding 交错屏蔽结构）。
2026-06-23 00:44:13
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原创 Innovus ： 统计走线长度的脚本
该Tcl脚本定义了一个count_net_length过程，用于统计指定网络在各金属层的布线长度并生成报告。主要功能包括：通过dbGetNetByName获取网络对象，遍历所有连线（wire）并记录其所在金属层和长度；累加总长度并按长度升序排序各层数据；最终输出分层明细（如"{Metal1 1.2}"）和总长度（如"total net length: 14.0"）。该工具适用于分析关键信号线的布线分布，优化长距离走线，以及对比不同实现方案的布线差异。调用方式为coun
2026-06-10 16:38:48
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原创 Innovus ： editAddRoute 命令详解
用于手动逐点绘制芯片布线线段，支持连续折线editAddRoute X坐标 Y坐标完整流程：起点 → 多个折点 →提交终点核心特性：自动分割超宽对角线、依赖前置着色操作。
2026-06-08 22:39:52
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原创 Innovus ： setFlipChipMode 命令完整中文详解（Innovus 倒装芯片主控命令）
setFlipChipMode = 倒装芯片全局主控命令布线风格、换层、过孔、凸点、电源 finger、焊盘连接是placePIOfcroute的前置配置工程中几乎所有 FC 项目都必须先用它配置全局规则。
2026-06-08 21:34:21
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原创 Innovus 动态网格密度电源 Stripe 算法完整解析
该方案是，分为功耗因子提取→功耗热力图生成→密度自适应 Mesh 电源布线三步，用于先进数字后端电源网络优化，实现高密度功耗区域加密电源、低密度区域疏布的动态网格设计。
2026-06-08 18:21:29
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原创 Innovus：TCL create_bump 命令
AP(Top铝层)之后新增PASSIV钝化层定义TYPE CUT;END PASSIVBump 引脚需要AP 顶层金属 + PASSIV 钝化层双层同尺寸图形，工具依靠PASSIVMACRO BUMPPIN APORTLAYER AP;ENDEND AEND BUMP子模块导出 PORT 同样携带双层图层，顶层识别该端口自动生成 Bump + 绑网。
2026-06-08 18:19:54
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原创 Innovus ： selectNet 命令完整解析
本文介绍了EDA工具中用于网络选择与高亮的selectNet命令。该命令支持通过名称精准/模糊匹配（如clk_*）选择单网络，或批量选择特定类型网络（时钟网络用-clock参数）。核心功能是在设计可视化窗口高亮显示目标网络，便于物理实现阶段的交互式调试。参数包括-help（帮助）、-clock（时钟网络）、-nonDefaultRule（非默认规则网络）和-shield（屏蔽网络）等，其中-clock已替代旧版-allDefClock成为官方推荐用法。典型应用场景包括时钟树分析和特殊网络检查。
2026-06-06 21:49:46
299
原创 Innovus add_text 命令完整详解
本文详细介绍Innovus工具中add_text命令的使用方法。该命令用于在自定义层添加注释文本，支持设置文本内容、坐标、高度、对齐方式、旋转角度等参数，添加的文本不会输出到DEF文件。文章解析了命令语法和核心参数，包括必选的-label和-pt参数，以及常用的-layer、-height、-alignment等可选参数，并提供多个实用示例。特别指出该命令适合标注模块名、电源域等设计内部注释，但需注意文本含特殊符号需用引号包裹，且坐标单位为微米。
2026-06-06 21:48:38
318
原创 Innovus add_shape 命令完整详解
摘要：Innovus中的add_shape命令用于添加DEFSPECIALNETS特殊布线形状，支持矩形、多边形和路径段三种类型。核心参数包括必选的层（-layer）和网络（-net），以及可选的形状类型（-shape）、状态（-status）和屏蔽网络（-shield_net）。三种形状绘制方式：矩形（-rect）、路径段（-pathSeg需指定宽度）和多边形（-polygon）。高级用法包括复制多边形到其他层和绘制屏蔽线。使用时需注意参数互斥性、坐标单位符合制造网格要求，以及必选参数的指定。该命令主要用
2026-06-06 21:39:59
352
原创 addBumpConnectTargetConstraint 命令详解
本文介绍了Cadence Innovus中用于倒装芯片设计的addBumpConnectTargetConstraint命令的核心功能和使用方法。该命令主要用于为凸点（Bump）添加连接目标约束，通过绑定实例、引脚/网络和端口号等属性，实现凸点与电源/信号网络的精准映射。文章详细解析了命令语法结构、参数说明及使用场景，包括必选参数（指定凸点方式）、分支选择（实例连接或电源连接类型）以及互斥参数（引脚名与网络名）等重要注意事项，并提供了典型应用示例。该命令特别适用于倒装芯片设计中凸点与PG网络、IO实例的连接
2026-05-27 14:25:01
384
原创 Streamout
大家好！今天咱们聊聊 Innovus 中一个看似不起眼但关键时刻能救命的命令——。这个命令专门用来优化 GDSII 和 OASIS 文件的输出，无论是后端工程师还是刚入坑的学生，掌握它都能让你的工作事半功倍！
2026-05-20 22:05:12
474
原创 innovus ：Bump Cell 触发了工具的“自动避让”机制
摘要：在Innovus工具中进行电源布线时，若BumpCell上方出现无法布线的"空洞"现象，通常是由于BumpCell的CLASS属性触发自动避让机制、Pin避让规则、PR_BOUNDARY阻挡、布线层方向冲突等原因导致。解决方法包括：1)在add_stripe命令中关闭引脚裁剪(-trim_stripe_by_pin none)；2)使用route_special专门连接Bump；3)修改Bump的Class属性；4)设置-over_bumps 1和-over_physical_pi
2026-05-20 19:58:28
555
原创 innovus：按照bump pitch 创建电源和地mesh
本文介绍了一个用于Innovus工具的C4Bump电源/地网格自动生成脚本。该脚本通过读取用户选中的两个对角Bump来自动计算布线区域，支持设置关键参数如线宽、间距、方向等。主要功能包括：1)自动解析用户输入参数；2)读取版图中选中的Bump坐标；3)计算布线区域和布线参数；4)执行Innovus的addStripe命令生成对称美观的电源网格。脚本会进行参数校验并打印详细执行信息，确保布线结果符合预期。使用该脚本可以快速生成C4Bump的电源/地网络，提高设计效率。
2026-05-18 20:23:24
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原创 Virtuoso Library Manager--Customizing the Operating Environment（4）
本文介绍如何通过修改.Xdefaults或.xresources文件来自定义Cadence和FrameMaker窗口的外观和行为。主要内容包括：1. 文件创建方法，可从安装目录复制默认文件到主目录；2. 编辑指南，支持Motif、FrameMaker和Cadence命令；3. 配置生效方式，需使用xrdb命令或重启XWindow系统；4. 详细参数设置说明，特别是库管理器的窗口位置、大小和颜色控制；5. 注意事项，包括参数优先级和对话框定位规则。通过合理配置这些资源文件，用户可以优化图形界面工作环境。
2026-05-16 10:48:39
72
原创 Virtuoso 技巧---被锁定无法编辑的文件解锁
当版图没有正常退出时，有时会导致版图锁定。cd进入自己的所做的项目中。(这个是以viitek050um为例)ls列出所有文件，找到并删除layout.oa.cdslck文件。ls列出所有文件，找到并进入版图所在的设计库。ls列出所有文件，找到并进入版图所在的设计单元。ls列出所有文件，找到并进入layout文件。首先进入VNC并打开终端。
2026-05-15 22:45:05
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原创 innovus ： assignPGBumps & assignsignalbump & CopyBump
本文介绍了Cadence Innovus工具中用于倒装芯片设计的五个核心命令： assignPGBumps：为电源/地网络分配凸点，支持垂直/水平/棋盘格排列样式，需指定连接类型和网络列表。 assignSigToBump：手动绑定信号或电源/地网络到指定凸点，支持精准一对一或多对一分配。 copy_bump：复制凸点并偏移坐标，可同步复制信号绑定，支持自定义命名规则。 create_bump：创建凸点阵列，支持全芯片铺满、环形、行列等排布模式，并可关联模块内嵌凸点或端口位置。 addBumpConnect
2026-05-14 22:29:26
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原创 Innovus：Create Stitching Shapes from Floorplan
本文介绍了一个Innovus TCL脚本，用于自动创建芯片版图中心十字形金属连接结构。脚本首先获取当前设计的边界坐标，计算中心点位置，然后分别在水平和垂直方向创建指定宽度的金属条。用户可配置金属宽度(m/n)和目标层(stitch_layer)。该结构常用于2.5D/3D封装的电源连接和信号传输。脚本支持自动适配不同尺寸的芯片版图，输出创建图形的详细信息，可直接在Innovus TCL控制台运行。注意普通2D设计需将add_shape替换为createRect命令。
2026-05-14 16:56:40
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原创 Encounter/Innovus GIFT TCL 脚本流程索引清单
本文摘要介绍了数字集成电路设计流程中使用的TCL脚本工具集，涵盖布局、布线、时序、电源和IO处理等关键阶段。这些脚本针对不同设计场景提供自动化解决方案，包括缓冲器插入、时钟树优化、时序违规定位、布线资源管理、电源网络处理等。调试工具支持设计状态保存、连接性分析和违规检查。脚本按功能分类组织，每个脚本都明确了核心用途和典型应用场景，为设计工程师提供了高效的自动化工具链，可显著提升设计收敛效率和质量。
2026-05-12 21:45:41
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原创 Calibre 3Dstack --每日一个命令day25【no_trace】（3-25）
本文介绍了Calibre3Dstack中的"no_trace"命令，用于检查未附加文本标签的追踪层。该命令需指定检查名称，并通过"-dies"或"-layer_types"参数设置检查范围，支持添加注释说明。示例展示了如何检查控制器和中介层裸片上的无标签追踪层，并输出错误提示信息。这是Calibre3Dstack系列命令中的第25个操作指令，主要用于3D堆叠芯片设计的验证流程。
2026-05-09 23:57:06
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原创 Calibre DESIGNrev 单元（Cell）操作核心指南
本文摘要：CalibreDESIGNrev单元操作指南包含四部分内容：1）单元基础规则，说明当前单元概念及切换方法；2）单元创建流程，从对象选择到实例化操作；3）单元引用编辑方法，包括位置、角度等属性修改；4）单元引用阵列创建，重点介绍行列间距等阵列参数设置。全文详细说明了各操作的前提条件、具体步骤及注意事项，强调单元修改会同步更新所有引用实例的特性。操作均需在GUI模式下进行，涉及CellsBrowser、视图深度等关键工具的使用。
2026-05-09 23:55:32
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原创 Cadence allegro--allegro 中的Classes and Subclasses
PCB设计文件采用层级化结构管理各类元素，包含布线层、电源层、阻焊层等核心功能层。Allegro系统通过Class（大类）和Subclass（子类）两级架构实现精细管控：Class区分功能类型（如板外形几何、器件参数等），Subclass则定义具体应用场景（如顶层/底层丝印、装配图纸等）。典型应用包括使用BoardGeometry/Outline子类定义板框外形，通过Etch/Top子类完成顶层走线设计。系统支持多层同名子类独立管理，如不同Class下的Silkscreen子类可分别控制板级丝印和器件位号。
2026-05-08 19:23:10
103
原创 Virtuoso 中的相关术语总结表
本文系统梳理了集成电路设计领域的专业术语体系，涵盖从基础概念到高级功能的完整知识框架。主要内容包括：1）设计单元与视图管理（如cell、view、hierarchy）；2）物理实现技术（如floorplanning、routing、placement）；3）约束与规则系统（constraint、DRD、processrule）；4）专用工具与功能模块（如LayoutXL、SKILL、Router）；5）工艺相关要素（layer、via、LPP）。术语定义精确到技术细节，如区分symbolicwire与geo
2026-05-08 19:22:20
126
原创 Virtuoso 技巧之--find & place 功能
这是，是版图设计中批量定位、修改图形 / 标签 / 文本的核心工具，快捷键通常为Shift+S。
2026-05-07 22:00:44
739
原创 Cadence allegro--allegro 封装设计方法和流程
《高密度集成电路封装设计技术白皮书》摘要 本文系统阐述了现代芯片封装设计的核心技术挑战与解决方案。随着芯片工艺演进，封装设计面临高频信号完整性、高密度互连、散热管理等核心难题。文章提出MCAD与ECAD协同设计方法论，通过DXF/DIE等标准化接口实现结构-电气数据互通，构建从基板选型、层叠定义到布线优化的全流程设计体系。重点分析了BGA/PGA等封装形式的成本性能折中，详述了电源分配、信号完整性、同步开关噪声等关键问题的解决策略。通过三维寄生参数建模和热电联合仿真，实现高可靠封装设计。本技术方案已成功应用
2026-05-07 09:04:24
415
原创 Virtuoso Layout Suite L 移植对应 Virtuoso 原生命令（10）
本文总结了Virtuoso集成TurboToolbox(TTB)工具的命令对照表，详细列出每个TTB命令对应的Virtuoso原生菜单路径及功能说明。主要内容包括版图编辑（如对齐、复制、旋转）、布线功能（总线绘制、通孔生成）、测量工具（坐标显示、角度测量）以及特殊功能（保护环创建、文本标签管理）等。表格清晰展示了TTB命令与原生命令的对应关系，为使用者提供了便捷的参考指南，帮助快速定位所需功能。所有命令均配有具体用途说明，涵盖版图设计中的常见操作需求。
2026-05-07 09:03:48
222
原创 Calibre 3Dstack --每日一个命令day25【offgride_centers】（3-25）
本文介绍了Calibre3Dstack中栅格外中心检查（offgrid_centers）命令的使用方法。该命令用于检测焊盘中心是否与指定栅格对齐，支持设置x/y轴分辨率、检查方向（上/下/双向）等参数。通过-layer_type指定检查层，-stack限定堆叠范围，-resolution定义栅格精度（如5微米）。检查结果可通过RVE选项自定义显示方式，功能类似SVRF中的Offgrid操作。该命令是3D堆叠验证中的重要工具，可确保设计符合制造工艺的精度要求。
2026-05-06 23:38:08
96
原创 Cadence allegro--allegro 中的etch back和rename 元器件
在产品制造过程中，通常需要对接触类元器件进行贵金属电镀处理，以保证电气连接品质。电镀工艺要求所有导电图元（焊盘、引脚、网络）必须连接至。对于多裸片设计、裸片间内部互连以及布线层高密度拥塞的复杂结构，很难将所有需要电镀的网络逐一单独连接到电镀汇流条，部分网络也无法规划出直达电镀汇流条的干净布线路径。业内常用解决方案：将无法直达电镀条的待电镀网络，通过桥接至已连通电镀汇流条的网络，形成链式串联通路，从而完成整体电镀。但该方案会增加后续制程工序：电镀完成后，必须通过去除所有短接走线，断开网络之间的临时短路连接。
2026-05-06 23:37:16
249
原创 Virtuoso GUI 界面中的关键模块定义
即 PDK 文件中原始声明的层级结构，不包含运行时的合并 / 继承逻辑。13. Pad Opening Info... 查看焊盘开窗信息，用于封装前验证开窗层是否正确。
2026-04-30 18:17:38
898
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