EMC经典问答85问（25-30问）

25、在电路板尺寸固定的情况下，如果设计中需要容纳更多的功能，就往往需要提高 PCB 的走线密度，但 是这样有可能导致走线的相互干扰增强，同时走线过细也使阻抗无法降低，请介绍在高速（>100MHz）高 密度 PCB 设计中的技巧？

答：在设计高速高密度 PCB 时，串扰(crosstalk interference)确实是要特别注意的，因为它对时序(timing) 与信号完整性(signal integrity)有很大的影响。以下提供几个注意的地方：

1.控制走线特性阻抗的连续与匹配。

2.走线间距的大小。一般常看到的间距为两倍线宽。可以透过仿真来知道走线间距对时序及信号完整性的影响，找出可容忍的最小间距。不同芯片信号的结果可能不同。

3.选择适当的端接方式。

4.避免上下相邻两层的走线方向相同，甚至有走线正好上下重迭在一起，因为这种串扰比同层相邻走线的情形还大。

5.利用盲埋孔(blind/buried via)来增加走线面积。但是 PCB 板的制作成本会增加。 在实际执行时确实很难达到完全平行与等长，不过还是要尽量做到。 除此以外，可以预留差分端接和共模端接，以缓和对时序与信号完整性的影响。

26、PCB 设计中模拟电源处的滤波经常是用 LC 电路。但是为什么有时 LC 比 RC 滤波效果差？

答： LC 与 RC 滤波效果的比较必须考虑所要滤掉的频带与电感值的选择是否恰当。 因为电感的感抗 (reactance)大小与电感值和频率有关。如果电源的噪声频率较低，而电感值又不够大，这时滤波效果可能不如 RC。但是，使用 RC 滤波要付出的代价是电阻本身会耗能，效率较差，且要注意所选电阻能承受的功 率。

27、PCB 设计中滤波时选用电感，电容值的方法是什么？

答：电感值的选用除了考虑所想滤掉的噪声频率外，还要考虑瞬时电流的反应能力。如果 LC 的输出端会有机会需要瞬间输出大电流，则电感值太大会阻碍此大电流流经此电感的速度，增加纹波噪声(ripple noise)。 电容值则和所能容忍的纹波噪声规范值的大小有关。纹波噪声值要求越小，电容值会较大。而电容的 ESR/ESL 也会有影响。 另外，如果这 LC 是放在开关式电源(switching regulation power)的输出端时，还要注意此 LC 所产生的极点零点(pole/zero)对负反馈控制(negative feedback control)回路稳定度的影响。

28、EMI 的问题和信号完整性的问题，是相互关联的，如何在定义标准的过程中，平衡两者?

答：信号完整性和 EMC 还处于草案中不便于公开，至信号完整性和 EMI 两者如何平衡，这不是测试规范的 事，如果要达到二者平衡，最好是降低通信速度，但大家都不认可。

29、PCB 设计中如何尽可能的达到 EMC 要求，又不致造成太大的成本压力？

答： PCB 板上会因 EMC 而增加的成本通常是因增加地层数目以增强屏蔽效应及增加了 ferrite bead、choke等抑制高频谐波器件的缘故。除此之外，通常还是需搭配其它机构上的屏蔽结构才能使整个系统通过 EMC的要求。以下仅就 PCB 板的设计技巧提供几个降低电路产生的电磁辐射效应。

1、尽可能选用信号斜率(slew rate)较慢的器件，以降低信号所产生的高频成分。

2、注意高频器件摆放的位置，不要太靠近对外的连接器。

3、注意高速信号的阻抗匹配，走线层及其回流电流路径(return current path)， 以减少高频的反射与辐射。

4、在各器件的电源管脚放置足够与适当的去耦合电容以缓和电源层和地层上的噪声。特别注意电容的频率响应与温度的特性是否符合设计所需。

5、对外的连接器附近的地可与地层做适当分割，并将连接器的地就近接到 chassis ground。

6、可适当运用 ground guard/shunt traces 在一些特别高速的信号旁。但要注意 guard/shunt traces 对走线特性阻抗的影响。

7、电源层比地层内缩 20H，H 为电源层与地层之间的距离。

30、PCB 设计中当一块 PCB 板中有多个数/模功能块时，常规做法是要将数/模地分开，原因何在？

答：将数/模地分开的原因是因为数字电路在高低电位切换时会在电源和地产生噪声，噪声的大小跟信号的速度及电流大小有关。如果地平面上不分割且由数字区域电路所产生的噪声较大而模拟区域的电路又非常接近，则即使数模信号不交叉， 模拟的信号依然会被地噪声干扰。也就是说数模地不分割的方式只能在模拟电路区域距产生大噪声的数字电路区域较远时使用。

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