u014045393-CSDN博客

原创不会产生毛刺的半分频电路写法

代码如下：module divide(input rstn, input clk, output reg out);parameter N = 5; //2.5分频为例，N等于分频倍数的两倍reg [31:0] count;reg flag; always@(posedge clk or negedge rstn) //计数器if(!r...

2019-09-26 18:18:53 555

原创《Verilog HDL高级数字设计》中异步FIFO采用脉冲同步器的思路错误

5.38(b)中脉冲同步器的应用场景是为了同步一个比时钟周期短的窄脉冲，原理是展宽短脉冲到满足下一个时钟的setup&hold time之后，最终目的是同步出正确结果，但是异步FIFO并不关心同没同步出正确结果，只要不空读满写就行：比如现在是要写，需要同步读指针后和当前写指针对比是不是差一圈得出满信号，举例子：读指针从0110变为0111，0位的0跳变成1出现了一个上升沿，但是也就仅有...

2019-09-08 03:33:19 548

空空如也

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原创 不会产生毛刺的半分频电路写法

原创 《Verilog HDL高级数字设计》中异步FIFO采用脉冲同步器的思路错误

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