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原创 FPGA秋招面试手撕代码20+

FPGA秋招面试代码手撕集

2022-07-25 22:51:52 2171 1

原创 FPGA学习记录(15)<基于Modelsim&Quartus Prime pro仿真FPGA intel NCO IP无法读取hex波形文件的解决方案>

目录基于Modelsim&Quartus Prime pro仿真FPGA intel NCO IP无法读取hex波形文件的解决方案Written by @hzj//JX Project#2022.3.16 V1.0基于Modelsim&Quartus Prime pro仿真FPGA intel NCO IP无法读取hex波形文件的解决方案首先确认下开发环境,我使用的开发环境是Quartus 18.1以及modelsim 2019.2版本。版本对应十分重要,会影响后续步骤的是否能够

2022-03-17 00:38:52 1248

原创 FPGA学习记录(13)<CORDIC算法的FPGA实现>

%将二进制转化为十进制的数据,所有的数据都是从sin.txt原始文件中导出%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%str_in = importdata('..\tb\sin.txt');str_length = length(str_in); str_out = zeros(str_length, 1);MAX_DATA = 2^15-1;for nu

2022-03-14 17:02:24 806

原创 FPGA学习记录(12)<切比雪夫滤波器&IIR的FPGA实现>

目录基于切比雪夫滤波器&IIR高通滤波器的FPGA实现1、切比雪夫滤波器的设计参数2、滤波器的系数导出Written by @hzj//JinXing Project#2021.11.28 V1.0基于切比雪夫滤波器&IIR高通滤波器的FPGA实现之前实现过了IIR滤波器,但是发现有部分的地方的实现不好,有点小毛刺,因此重新设计一个IIR滤波器,一是对过去的滤波器的流程的回顾,另外一个是为了探讨新的设计方案,让整个滤波器的设计更为简单。1、切比雪夫滤波器的设计参数还是像以前博

2021-12-02 13:14:25 1442 1

原创 FPGA学习记录(11)<CORDIC算法的FPGA实现>

目录8bit的FIR滤波器的FPGA实现Written by @hzj//JinXing Project#2021.11.26 V1.08bit的FIR滤波器的FPGA实现为了让滤波器的处理速度更快,可以使用8bit的同时输入,那么此文就将改写前文写的FIR滤波器进行改写,原来8个clk_sig只能处理一个信号,现在同时传输8个信号进行处理。但是由于输出信号的局限(只能一个一个clk周期输出一个滤波后的信号),因此是每8个周期统一一次性输入8个信号,然后一个clk出去一个。注意 :后期是可以实现

2021-11-28 09:44:24 709

原创 FPGA学习记录(10)<滤波器的定点定位以及Beyond compare的使用>

目录1、滤波器的定点定位以及Beyond compare的使用(1)为什么要进行定点定位?(2)Beyond compare的使用2、8bit并行运算FIR滤波器与matlab仿真数据的Beyond Compare对比比较3、使用巴特沃斯滤波器实现的IIR滤波器与matlab仿真数据的Beyond Compare对比比较Written by @hzj//JinXing Project#2021.11.21 V1.01、滤波器的定点定位以及Beyond compare的使用(1)为什么要进行定点定

2021-11-22 10:03:53 1062

原创 FPGA学习记录(9)<IIC总线>

目录1、IIC总线协议初识①IIC总线的基本概念②IIC总线的基本结构③IIC协议流程④IIC模块简述Written by @hzj//JinXing Project#2021.11.10 V1.01、IIC总线协议初识①IIC总线的基本概念IIC(Inter-Integrated Circuit)总线是一种由NXP公司开发的两线式串行总线,用于连接微控制器及其外围设备。多用于主控制器和从器件间的主从通信,在小数据量场合使用,传输距离短。相对于SPI等总线,在传输速度上肯定落后,因为IIC

2021-11-12 13:15:43 547

原创 FPGA学习记录(8)<8bit输入的FIR滤波器的FPGA实现>

目录8bit的FIR滤波器的FPGA实现(1)8bit的实现Written by @hzj//JinXing Project#2021.11.2 V1.0#2021.11.3 V1.18bit的FIR滤波器的FPGA实现(1)8bit的实现为了让滤波器的处理速度更快,可以使用8bit的同时输入,那么此文就将改写前文写的FIR滤波器进行改写,原来8个clk_sig只能处理一个信号,现在同时传输8个信号进行处理。但是由于输出信号的局限(只能一个一个clk周期输出一个滤波后的信号),因此是每8个周

2021-11-03 15:14:29 416

原创 FPGA学习记录(7)<巴特沃斯低通IIR滤波器FPGA实现>

目录Matlab仿真FIR(BLACKMAN窗,低通滤波)、IIR(巴特沃斯低通滤波器),并使用FPGA实现(1)IIR实现Written by @hzj//JinXing Project#2021.10.24 V1.0#2021.10.25 V1.1#2021.10.27 V1.2Matlab仿真FIR(BLACKMAN窗,低通滤波)、IIR(巴特沃斯低通滤波器),并使用FPGA实现(1)IIR实现巴特沃斯滤波器:最先由英国工程师斯蒂芬·巴特沃斯(Stephen Butterworth

2021-10-28 12:14:13 4061 4

原创 FPGA学习记录(6)<modelsim使用小记>

目录Modelsim SE-64 10.4学习使用小记1、使用Modelsim SE-64 10.4普通的编译、仿真流程Written by @hzj//JinXing Project#2021.10.24 V1.0Modelsim SE-64 10.4学习使用小记使用目的:原有的Vivado编译工程因为启动太慢,配置需求过高,导致整个编译、仿真流程较为复杂,因此学习使用Modelsim SE-64 10.4软件,并且通过两个方面来分别看该软件的使用:一个是普通的编译、仿真流程,另一个是使用Mo

2021-10-24 20:09:32 523

原创 FPGA学习记录(5)<低通&带通FIR滤波器FPGA实现>

目录一、同步设计同步设计和异步设计的概念为什么要做同步设计?一、同步设计同步设计和异步设计的概念同步设计:上游数据到下游逻辑单元的传递是通过时钟来同步的,只要能满足时延要求,就可以确保下游逻辑单元能正确采样到上游数据。异步设计:上游数据发生变化的时机是不确定的,甚至会出现中间态,下游逻辑对上游数据的采样是不确定的,会发生数据传递的错误)。为什么要做同步设计?异步设计可能会产生以下问题:我的设计原来可以工作,但将FPGA重新布线后,就不行了。怎么回事?- 异步设计也许在特定布线下能工作,

2021-10-20 10:40:45 9228 15

原创 FPGA学习记录(4)<Verilog书写规范>

目录一、FPGA的verilog中常用的相关的书写规范一、FPGA的verilog中常用的相关的书写规范TIPS:由于新入手FPGA的Verilog编写,遇到了很多书写规范上的问题,因此,对于相对应的问题,进行集中处理,查询了部分资料,将自己常常遇到的不规范的写法进行纠正项目1项目2项目3...

2021-10-15 10:42:57 372

原创 FPGA学习记录(3)<序列检测器的FPGA实现>

目录一、FIFO二、锁存器和触发器之间的区别二级目录三级目录一、FIFOFIFO(First In First Out),是一种先进先出的数据存储,FIFO的读写数据的方式为顺序读写。名称特点同步FIFO读、写在同一个时钟信号下进行;常用作交互数据的一个缓冲异步FIFO读、写在不同时钟信号下进行;能够实现数据在不同时钟域传递,实现不同数据宽度的数据接口二、锁存器和触发器之间的区别二级目录三级目录...

2021-09-29 18:31:26 389

原创 FPGA学习记录(2)<一般FIR滤波器的FPGA实现>

目录一、实现FIR滤波器1、dB的含义2、滤波器的类型一、实现FIR滤波器1、dB的含义dB(分贝是一个表征相对值大小的单位),两种功率之比或者电压/电流/声量之比。功率之比:dB=10lgXdB =10lgXdB=10lgX。由于10lg0.5=−310lg0.5=-310lg0.5=−3,因此半功率点是-3dB,相当于功率下降为原来的1/2。电压/电流/声量之比:dB=20lgXdB =20lgXdB=20lgX。原来在-3dB下变化为原来赋值增益的2/2\sqrt{2}/22​/2,也就是即

2021-09-26 20:05:20 1129 1

原创 FPGA学习记录(1)<使用FPGA实现5分频>

目录一、电路中的亚稳态以及解决方式1、什么是建立时间与保持时间2、为什么需要建立时间与保持时间3、如何解决亚稳态以及方式亚稳态的传播二、系统最高时钟频率计算&流水线思想1、系统最高频率2、流水线思想三、Verilog语言实现一个频占比达50%的5分频1、n.v2、testbench.v3、仿真波形一、电路中的亚稳态以及解决方式1、什么是建立时间与保持时间建立时间:触发器在时钟上升沿到来之前,其数据输入端的数据必须保持不变的时间。保持时间:触发器在时钟上升沿到来之后,其数据输入端的数据必须保持

2021-09-23 17:53:38 601

Matlab自动化仿真生成代码

Matlab自动化仿真生成代码链接,实现matlab生成基于Modelsim的Quartus Prime Pro的全自动仿真方法的sim.do代码

2022-03-15

基于modelsim的quartus prime pro仿真modelsim块文件

基于modelsim的quartus prime pro仿真modelsim块文件

2022-03-14

基于modelsim的quartus prime pro仿真工程文件

基于modelsim的quartus prime pro仿真工程文件

2022-03-14

8bit输入的FIR滤波器的FPGA实现

8bit输入的FIR滤波器的FPGA实现 详情见博客FPGA学习记录(8)<8bit输入的FIR滤波器的FPGA实现>

2021-11-03

低通滤波的FPGA实现modelsim

低通滤波的FPGA实现,采用modelsim进行仿真 详见博文FPGA学习记录(7)<modelsim使用小记>

2021-10-24

FIR的低通滤波器、带通滤波器Verilog代码实现与Matlab仿真测试

FIR的Verilog代码、Matlab测试、仿真验证详情见博文“FPGA学习记录(6)<IIR&FIR滤波器FPGA实现(上)>” (Verilog_FIR_4M是FIR&BLACKMAN窗&4MHz采样&低通滤波代码 Verilog_FIR_100MHz是FIR&汉明窗&100MHz采样&带通滤波代码)

2021-10-20

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