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VHDL
uestczhao
这个作者很懒,什么都没留下…
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VHDL加法
上面一行综合后会报错,意思是右边是12bit数,左边是10bit数(说明:peak_pn_0 ->10bit; dout_xor_0-> 1bit); 但是将xor加扩位的结构提前算好给进去就不会报错 请问这是为什么 ...原创 2019-06-12 19:40:39 · 2711 阅读 · 0 评论 -
VHDL状态机三段式出错
用VHDL语言写了一个三段式状态机,仿真时没有任何的问题,但是上板以后发现状态机对下一个状态判断并没有等待达到设置的条件进行,而是自动往下跳转。最终状态机没有办法使用。 后面改正一段式状态机就没有问题了,下板也可以正常工作。 总结:一段式状态机虽然体量大,不易读,但是确实要比三段式状态机更加的稳定。 问题:大部分的VHDL/Verilog书都会推荐三段式状态机,但是这次写代码发现在第二段状态...原创 2019-06-11 11:07:03 · 1141 阅读 · 1 评论