Verilog积累
Valerian0
嵌入式爱好者,热爱软件编程
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用Verilog实现视频信号的检测(采用外部低频时钟)
小弟初学Verilog,确实不太习惯,此文只是作为处级入门总结,高手请不要见笑。同时此文仅作为自己小小的经验总结,设计思路及程序仅供参考。 这几天遇到一个令自己比较头痛的问题,一个设计要求使用cpld来检测视频信号的有无,并通过输出高低电平来传递给mcu处理。最值得考虑的就是该cpld在工作时没有外部提供时钟信号,也许是为了节约成本吧。刚开始觉得应该没啥问题的,VGA视频信号是有行场脉冲原创 2012-07-16 23:44:20 · 1866 阅读 · 0 评论 -
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