用VHDL实现串口控制器

本设计是实现带有接收和发送数据缓冲FIFO的UART。串口的输出只有发送和接收，没有相关的MODEM控制器的设计。整个串口控制器的的设计分为三大部分，分别为串口核心控制模块，串口发送模块和串口接收模块。核心控制模块与发送，接收模块的数据交互采用FIFO的形式，即向FIFO中送数或者从FIFO中读数即可，其他的控制线如下所示。

U1: uart_ctl 

Port map ( 

 reset => reset,--global reset ,active high

 pld_clk => pld_clk,--66MHz,local bus clock

 uart_clk =>uart_clk, --14.7546MHz extern clock, 

 --local bus signals 

 ldata => ldata,

 madd => madd,

 cs  => cs,

 rd => rd,

 irq  => irq,

 wr => wr,

 

 --UART module data control

 stopbits => stopbits,

 databits => databits,

 parityenable => parityenable,

 parityeven => parityeven,

 

 thre => thre,

 temt => temt,

 --send fifo interface