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FPGA
vipchenvip
这个作者很懒,什么都没留下…
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Verilog 补码加法符号位的处理
1 reg[12:0] Adder_Out;2 reg[11:0] Adder_In1,Adder_In2;3 Adder_Out <= {Adder_In1[11],Adder_In1} + {Adder_In2[11],Adder_In2};https://www.cnblogs.com/IClearner/p/7203887.html原创 2020-03-13 13:42:29 · 941 阅读 · 0 评论 -
verilog中wire与reg的使用
输入端口可以由 wire/reg 驱动,但输入端口只能是 wire ;输出端口可以使用wire/reg类型,输出端口只能驱动wire;原创 2019-06-19 10:28:18 · 1249 阅读 · 0 评论