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RSS订阅原创 ctags工具使用方法
R 代表进行递归创建，也就包含rtl目录下的所有子目录。./代表当前目录，结合起来就是将当前目录下的所有文件创建产生一个tags文件，当在当前目录下运行vim时，就会自动载入该tags文件。ctags是vim下方便进行代码阅读的工具，并且 Vim 中已经默认安装了 ctags，它可以帮助程序员很容易地浏览源代码。在vim命令模式下，可以输入:help ctags来查看ctags的帮助文档。1、在rtl目录下执行如下命令。
2024-05-22 22:01:15
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原创 verilog 实用的 gvim 编辑操作
按 “qb” 进行命令录制，按 “n” 既可跳转到信号名处，输入 “100i 50d|”，之后按 “ww” 跳转到封号处，输入 “100i 80d|”，最后，按 “n” 跳转到下一个信号名处，按 “q” 退出命令录制既可。一般在写代码的时候，reg/wire 型都是随用随定义的，就会导致在模块很大的时候，最后将 reg/wire 型信号整理在一起是一件很麻烦的事情，我们可以通过 Gvim 提供的宏命令便捷的操作。按 “100i 30d|” 命令进行操作，将 “[” 删除到指定列。
2024-04-27 21:43:29
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原创 Vivado使用 设置输出驱动强度
1.在Vivado的XDC文件中，7系列的FPGA需要设置输出驱动能力时，可以参考如下的方法进行设置；2.在ISE的ucf中，设置输出驱动能力时，参考如下的方式进行设置；
2024-03-24 22:14:50
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原创 DC WorkShop Lab2
DC WorkShop Lab系列前言一、环境和DC WorkShop资料准备二、DC WorkShop学习1.lab21.1 学习目标1.2 操作步骤1.2.1 Task11.2.2 Task21.2.3 Task31.2.4 Task41.2.5 Task51.2.5 Task62.读入数据总结前言学习DC综合部分的时候，也是走了一些弯路，在网上搜索了一些学习的视频来看，但是比较零散琐碎。当时大部分的知识点并没有吃透，而是简单的走了一个流程。后来还是决定看书比较好，所以就根据网上的推荐学习了《..
2021-03-11 07:31:28
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原创 数字SOC学习记录
提示：文章写完后，目录可以自动生成，如何生成可参考右边的帮助文档数字SOC学习记录前言一、DC综合二、对应每个lab的链接总结前言本人是在机缘偶合之下从FPGA转行到数字IC设计的。刚开始也是处于懵懵懂懂的状态，好在有大佬带我入门，带我上手实际的项目。但是觉得自己不足的地方还是很多，很多基础的知识太过零散，没有形成系统体系。因此决定开始写博客，一部分原因是想将自己的知识进行整理归纳，第二点原因是想分享自己学到的知识，望与诸君共勉。由于平时工作项目进度较紧，故更新博客时间不固定，尽量每周三更~，有
2021-02-20 18:41:25
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原创 数字IC前端面试常见习题
数字IC前端面试常见习题（一）基本概念亚稳态的概念：触发器的建立时间和保持时间在时钟上升沿左右定义了一个时间的窗口，如果触发器的数据输入端口在这个时间窗口上发生数据变化，那么就会产生时序违例。存在这个时序的违例是因为建立时间和保持时间的要求被违反，此时触发器内部的一个节点可能会在一个电压范围内浮动，不能稳定在逻辑0或者逻辑1的状态，此时处在一个中间电平上，这就是所谓的亚稳态；同步和异步的概念异步指的是输入信号和时钟无关；同步是指的输入信号和时钟信号有关；同步电路和异步电路的概念
2020-12-23 20:11:11
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原创 数字IC设计之DC篇:DC流程介绍
数字IC设计之DC篇:DC流程介绍综合概念综合是使用软件的方法来设计硬件， 然后将门级电路实现与优化的工作留给综合工具的 一种设计方法。它是根据一个系统逻辑功能与性能的要求，在一个包含众多结构、功能、性能均已知的逻辑元件的单元库的支持下，寻找出一个逻辑网络结构的最佳实现方案。即实现 在满足设计电路的功能、速度及面积等限制条件下，将行为级描述转化为指定的技术库中单元电路的连接。数字电路的逻辑综合包括三个步骤：综合=转化+映射+逻辑优化，具体的流程如下图所示；转换阶段：综合工具将 HDL.
2020-12-20 14:10:15
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原创 虚拟机传输文件问题
软件环境:win10版本；虚拟机版本:15.5.0 build-14665864Linux 版本:centos 6系统问题描述：在安装好centos6 系统后，在虚拟机设置界面不能找到共享文件夹选项，导致不能传输文件到虚拟机中，如下所示；在尝试通过FTP后，始终无法连接到虚拟机；因为初衷是向虚拟机传输文件，考虑到传输的次数有限，考虑采取规避的方法来进行传输；通过查阅，在网上查看到可以通过挂载ISO文件的方式将文件传输到虚拟机；首先在网上下载UltraISO软件；打开软件后，.
2020-12-01 06:27:32
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原创 Soc芯片设计总览
一．SOC设计流程Partition:模块功能分割。从Design ->RTL freeze都是前端设计工程师的工作范围。PD会产生SDF文件，用于后仿的仿真。前端设计工程师：Verilog + Synthesis + SOC/IP + Linux + EDA + FPGA验证。流片失败的原因：最为致命的是设计的功能问题导致流片失败的主要原因。书籍学习（Digital integrated Circuits A Design Perspective）..
2020-07-24 07:49:35
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FPGA图像采集 利用SDRAM作为缓存，ov7670采集，VGA显示
2018-08-14
Verilog FPGA 交通灯 设计（基于Basys2设计，使用者只需移植到板子上即可使用，三段式状态机编写）
2017-11-19
空空如也
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