李不溪-CSDN博客

原创批量文件格式转换

只需在此目录下新建txt文件，里面内容如下，你想改什么格式在*后面改就行了。任何文件格式适用，下面举例。要把里面的文件都转换成txt。再改成bat格式，点击运行。

2025-04-23 13:25:17 239

原创打开移植的vivado项目怎么将constraints，design sources，simulation sources整理分类

因为我是直接点击xpr文件打开移植过来的项目的，VIVADO打开后Design Sources (205)里面有Global include (166)和Verilog Header (3)以及这个项目里面所有的代码，也就是XDC文件出现在了Design Sources下方。按理来说项目文件应该有constraints，design sources，simulation sources三类，我应该怎么把这个项目的各种类型代码归类以便综合运行呢？

2025-04-22 23:09:09 195

原创 Texstudio编写LaTex使用技巧

Alt+Shift+M可以增加显示的代码 \[ x \]Ctrl+shift+M可以快速添加行内代码 $ x $Ctrl+Shift+I（大写i）可以迅速添加item。Ctrl+shift+N可以增加equation环境。Ctrl+T 可以快速添加、取消注释。Ctrl+鼠标左键可以快速定位。Ctrl+Enter软换行。Ctrl+方向键快速填空。

2025-04-11 08:33:41 274

原创 VIVADO卸载记录

如果你打算完全卸载 Vivado 2018，那么最好勾选，以便同时删除与 2018 版本相关的电缆驱动。如果你使用的是 Vivado 环境提供的许可证管理工具，这块也会随软件一起安装。：如果你以后不打算在当前环境下使用 Vivado 2018 的 DSP 开发环境，也建议删除。：如果你想彻底清理 Vivado 2018，建议也勾选删除，不留下任何联网统计或相关配置。：如果你不打算保留 Vivado 2018 的许可证配置，建议也一并勾选删除。类似于第三项，这个是用于 SDK 部分的使用统计功能。

2025-04-06 15:58:27 822 4

原创电脑有多个版本VIVADO，怎么默认设置需要的运行版本

然后Ctrl+F，打开搜索窗口,搜索下面文件（这个默认项目）因为需要电脑下载了2017和2018两个版本的VIVADO。在这里更新一下怎么设置默认打开工程的VIVADO版本。把数值数据改成需要的版本就好了。

2025-04-06 15:14:00 394 1

原创 VHDL语法讲解

库（Library）和包（Package）；实体（Entity）与泛型（Generics）详解；端口（Ports）详解与语法解析；架构（Architecture）与函数解析；信号声明与组件实例化；constant；SDB（Self-Describing Bus）详解

2025-04-01 16:34:02 1076

原创锁相环PPL(verilog)通俗易懂讲解

PLL就像一个“自动跟频机器人”：输入信号是它的目标，VCO是它的手脚，PD和LF是它的大脑。通过不断对比目标和实际动作的偏差，调整手脚动作，最终让输出信号“锁定”输入信号的节奏。它的核心目标是通过反馈控制，让输出信号的频率和相位始终与输入信号保持同步。输入信号（参考时钟） → 鉴相器（PD） → 环路滤波器（LF） → 压控振荡器（VCO） → 输出信号（同步时钟）：假设输入是10MHz时钟，PLL通过分频系数设置为5倍频，最终输出50MHz的稳定信号。

2025-04-01 15:51:51 327 2

原创 FPGA-VIVADO学习十一：亚稳态原理及应对方法详解

如果第一级D触发器的输出处于亚稳态，后续的D触发器可能将这个不稳定信号继续传递下去，导致错误扩散。亚稳态信号可能污染整个逻辑链，导致系统级错误（如状态机崩溃、数据丢失）。：第一个人传话时口误（亚稳态），后面的人听错后继续传，错误越传越离谱。若亚稳态信号被当作“1”，可能触发本不该执行的操作（如错误转账）。亚稳态可能引发多米诺骨牌效应，导致整个系统不可控（如芯片宕机）。（可能振荡），最终随机稳定为高电平（1）或低电平（0）。若被当作“0”，可能丢失关键指令（如刹车信号失效）。（如异步FIFO、握手协议）。

2025-03-29 17:37:36 482

原创 FPGA-VIVADO学习十：串口通信接收

本文对于。

2025-03-28 23:38:54 793 1

原创 VIVADO闪退问题解决## An unexpected error has occurred (EXCEPTION_ACCESS_VIOLATION)

VIVADO闪退问题解决## An unexpected error has occurred (EXCEPTION_ACCESS_VIOLATION)#Stack:no stack trace available, please use hs_err_<pid>.dmp instead.

2025-03-26 23:31:17 368

原创 FPGA-VIVADO学习九：串口通信发送

一、串口通信发送原理 (UART\TTL\RS232\RS485)二、串口发送逻辑设计要点分析三、串口发送逻辑Verilog设计与仿真验证四、串口发送逻辑优化五、电脑端口无法识别USB 转串口模块（CP2102N USB to UART Bridge Controller 驱动程序无法使用）

2025-03-22 00:10:51 857

原创 FPGA-以太网学习（一）：基于FPGA的以太网硬件协议栈原理、实现和现状介绍

包含前导码（7字节同步码）、帧起始符（0xD5）、目的/源MAC地址（各6字节）、长度/类型字段（2字节）、数据（46-1500字节）和CRC校验码。：负责电信号与数字信号的转换，如RJ45接口、PHY芯片（如RTL8211F、YT8531C）通过MII/RGMII接口与FPGA交互。：使用Wireshark捕获网卡数据，对比FPGA发送的原始帧结构，检查字段正确性（如MAC地址、IP头校验和）。：管理帧的封装/解封装，包括前导码（同步）、MAC地址解析、CRC校验等。FPGA需实现MAC子层的逻辑控制。

2025-03-19 22:58:16 496