FPGA
或许对了
我曾七次鄙视自己的灵魂
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ise和modelsim联合仿真
今天晚上看了一下网上的资源,找到一篇很好的文章,帮了我大忙,让我分清了仿真的几个阶段的区别,以及一些基本概念。产生的文件的位置。(1)、新建一个ISE工程,名字为count4。(2)、新建一个verilog文件 (3)、选择verilog module 输入file name为count4,单击next默认知道finish。(4)、在co转载 2014-11-27 21:30:42 · 1536 阅读 · 0 评论 -
用ModelSim 进行功能仿真与时序仿真
在FPGA 设计中,仿真一般分为功能仿真(前仿真)和时序仿真(后仿真)。功能仿真又叫逻辑仿真,是指在不考虑器件延时和布线延时的理想情况下对源代码进行逻辑功能的验证;而时序仿真是在布局布线后进行,它与特定的器件有关,又包含了器件和布线的延时信息,主要验证程序在目标器件中的时序关系。在有些开发环境中,如 Xilinx ISE 中,除了上述的两种基本仿真外,还包括综合后仿真,转换(post-transl转载 2014-11-27 21:18:47 · 7010 阅读 · 0 评论 -
Verilog 连续赋值、过程赋值、过程性连续赋值
连续赋值:1)语法上,有关键词“assign”来标识;2)左侧被赋值的数据类型必须是线网型数据(wire);3)连续赋值语句不能出现在过程快中(initial/always);4)连续赋值语句主要用来对组合逻辑进行建模以及线网数据间进行描述;5)连续赋值语句产生作用后,赋值表达式中信号的任何变化都将立即被反映到赋值线网型数据的取值上;过程赋值:转载 2014-12-26 18:36:51 · 9690 阅读 · 1 评论 -
Quartus II中FPGA的管脚分配保存方法汇总
原文地址:http://www.cnblogs.com/sunev/archive/2012/03/10/2388705.html一、摘要 将Quartus II中FPGA管脚的分配及保存方法做一个汇总。 二、管脚分配方法 FPGA 的管脚分配,除了在QII软件中,选择“Assignments ->Pin”标签(或者点击按钮) ,打开Pin Pl转载 2014-12-11 11:28:49 · 1555 阅读 · 0 评论