Wang20122013的博客

原创 芯片serdes phy vth上阈值过高，经过长线缆衰减后会识别不到phy，如何解决

摘要： 针对SerDes链路因长线缆衰减导致信号眼图闭合、Vth判决失效的问题，提出系统性解决方案： 软件配置：优先调整接收端判决阈值（降低Vth）、启用CTLE均衡器、优化Tx预加重，并检查链路训练状态； 硬件排查：通过示波器测量近/远端眼图质量，验证信号衰减程度，检查时钟抖动、电源噪声及阻抗匹配； 系统级优化：更换低损耗线缆、引入重定时器芯片或降低数据速率。调试应遵循“软件→硬件→系统”的优先级，兼顾信号增强（均衡）与损耗控制（线缆/阻抗）。

原创 芯片serdes phy vth下阈值过低，线缆干扰会识别成oob如何解决

摘要： 当SerDes PHY接收端Vth（判决阈值）过低时，易受线缆共模干扰和脉冲噪声影响，导致OOB误判、链路不稳定。解决方案分三阶段： 诊断确认：更换高质量屏蔽线缆，示波器检测共模电压异常。 软件调整：优先提高RX Vth和OOB检测脉冲宽度阈值，优化均衡器设置。 硬件优化：加强线缆/连接器屏蔽，改进PCB电源滤波、阻抗匹配，必要时增加共模扼流圈。 核心：平衡接收灵敏度与抗干扰能力，结合软硬件手段提升系统鲁棒性。需参考具体芯片手册调整参数。

原创 Dify和langchain介绍和对比

摘要： Dify和LangChain是构建AI应用的两种主流工具，Dify是低代码可视化平台，适合快速搭建生产级应用（如客服机器人），降低开发门槛；LangChain是模块化开发框架，提供高度灵活性，适合定制化复杂系统（如多智能体协作）。选择依据取决于团队技术能力和项目需求：Dify适合快速验证和低代码开发，LangChain适合深度定制和技术探索。LangGraph可作为复杂工作流的补充方案。

原创 用内存接口例如DIMM接口做SSD可以吗

摘要： 技术上已有类似内存条形态的SSD产品（如NVDIMM和Intel傲腾持久内存），利用内存通道的高带宽和低延迟优势，但未能成为主流。主要原因是内存通道与存储设备的根本性冲突：内存为易失性字节寻址，而SSD需块寻址及复杂管理。此外，兼容性差、占用内存插槽、电源管理复杂等问题限制了普及。未来趋势转向CXL技术，通过PCIe实现内存/存储智能协同，或采用存储级内存（如傲腾）模糊界限，而非简单将SSD插入内存槽。当前PCIe带宽提升（如5.0/6.0）已能满足需求，行业更倾向于分工明确的架构优化。

原创 如何让调用deepseek api和在网页上进行深度思考+联网搜索返回一样的结果

本文对比了网页版与直接API调用的核心差异：网页版具有实时联网搜索、思考过程可视化和结果可溯源的优势，而API调用则受限于训练数据时效且推理过程隐含。为构建类似网页版的智能系统，建议设计中间层架构，通过任务分解、联网搜索集成和结果合成三个关键步骤实现。具体可采用复杂Prompt工程、链式调用和搜索引擎API集成等技术，并利用LangChain等开发框架简化流程。实践应从简单场景入手，逐步完善深度思考能力，同时持续关注官方文档更新和社区方案。

原创 93k dd和UF3000的关系

V93000测试机与UF3000探针台的核心区别与协同工作： 功能差异：V93000是测试设备，负责芯片功能检测；UF3000是探针台，负责晶圆精确定位 协作流程：探针台先定位晶圆并建立电路连接，测试机执行测试程序并判断芯片良率 应用特点：两者共同构成测试站，但V93000可搭配不同探针台或分选机使用 角色定位：UF3000相当于"操作手"，V93000则是"检测大脑" （99字）

原创 cu pillar bump和solder bump区别

焊料凸点与铜柱凸点技术对比 焊料凸点以焊料为主体，工艺简单成本低，但存在易塌陷、电阻高等缺点，适用于传统封装。铜柱凸点采用铜柱+焊料帽结构，具有电阻低、稳定性好、支持高密度互连等优势，但成本较高。铜柱凸点在高性能计算、5G通信等高端领域应用广泛，而焊料凸点多用于消费电子。两种技术在结构设计、性能参数和应用场景上存在显著差异，需根据具体需求选择。

原创 CP针是否能压到bumping后凸块决定性因素

原创 建议bumping后做CP，测试针印对溅射层覆盖有风险. 溅射层覆盖是什么

摘要：溅射层覆盖指通过物理气相沉积在晶圆表面形成的薄膜，主要用于凸点下金属层(UBM)。在"先凸块后测试"的工艺中，测试探针可能挤压焊球并损伤下方脆弱的溅射UBM层，导致裂纹、分层等可靠性隐患。这种工艺顺序虽能降低成本，但需权衡针印对溅射层的损伤风险，可能通过优化测试条件来缓解。这反映了半导体制造中工艺顺序、成本与可靠性的复杂平衡关系。（149字）

原创 CP 测试探针卡是圆形的还是长方形DD的好，列出优缺点和适用场景

关于CP测试探针卡的外形，你提到的“圆形”和“长方形”都正确，它们是。选择哪种外形主要取决于与测试机台（Prober）的接口匹配，而非性能上的本质差异。

原创 芯片铝垫钝化层作用和厚度

芯片钝化层在倒装封装中的作用与厚度 钝化层是芯片封装前的关键保护层，主要功能包括： 物理防护：防止机械损伤和污染； 电性隔离：避免短路和离子侵入； 应力缓冲：分散焊接和热循环应力； 工艺基础：为焊接区域开窗提供精确刻蚀。 典型厚度为0.5-2µm（多层复合结构），具体数值需参考芯片厂的工艺文件（如DRC规则）。钝化层的设计和厚度直接影响倒装焊的可靠性和长期稳定性。

原创 芯片做好bumping后保存条件和多久做进一步封装好点

虽然公开的行业标准数据不多，但一份关于FCBGA工艺流程的参考资料明确指出，完成Bumping和CP测试的晶圆在出货前会储存在。这印证了业界通用做法：采用惰性气体环境（主要是氮气，N₂）来隔绝氧气和水汽，防止凸块表面氧化。，严重影响键合强度和电连接可靠性。因此，若需短期存放，必须严格控制环境。将已Bumping的晶圆作为长期库存，任何储存都会引入风险并占用资金。Bumping（特别是锡基焊料凸块）完成后，凸块金属表面。：无论何种凸块，半导体制造都遵循。，这会导致后续回流焊时发生。

原创 bumping可以根据晶圆map图来决定晶圆中哪些需要做bumping，哪些可以不做吗？

摘要： 标准量产流程中，晶圆在CP测试后会统一进行Bumping工艺，而非选择性跳过不良Die。选择性Bumping在技术上难以实现（涉及全局性薄膜沉积工艺），会打乱生产节奏并增加成本，而Bumping材料成本占比有限，经济效益不成立。现代制造更注重优化CP测试、Bumping工艺良率及封装前的芯片挑拣，而非颠覆性改变现有流程。

原创 FC-BGA封装的芯片需要做CP，CP探针插入PAD好还是bump好，优缺点对比列下

摘要： FC-BGA封装芯片的晶圆级测试（CP）通常在裸焊盘（PAD）上进行，而非凸块（Bump），因CP测试时序早于凸块成型。标准方案（裸PAD测试）成本低、技术成熟，但需避免损伤焊盘；非常规方案（Bump测试）更接近封装状态，但成本极高且探针技术复杂，仅适用于特殊场景（如研发或高可靠性需求）。量产中优先采用裸PAD测试，仅在必要时补充Bump测试。

原创 倒装封装（Flip Chip）

芯片封装发展的第三阶段（1990年代），代表类型是BGA（球形阵列）封装。早期的BGA封装，是WB（Wire Bonding，引线） BGA，属于传统封装。然后，把晶粒反转过来，让凸点对准基板上的焊盘，直接扣在基板上。后来，芯片的体积越来越小，而单颗芯片内的焊盘数量越来越多（接近或超过1000个）。传统的引线封装，已经无法满足要求。通过加热，让熔融的凸点与基板焊盘相结合，实现晶粒与基板的结合。于是，采用倒装技术替换焊线的FC BGA封装，就出现了。业界普遍认为，倒装封装是传统封装和先进封装的分界点。

原创 MSL（湿敏等级）

湿敏等级管理的核心标准是。对于电子制造、物料管理、SMT工艺等岗位，深刻理解并严格执行MSL要求，是保证产品良率和可靠性的基础。

原创 CP（Chip Probing） 探针材质的选择和针头类型的选择

探针材质是决定其电气性能、机械寿命和成本的核心。其选择是一场针对“硬度、导电性、耐磨性、成本”的权衡艺术。在成本、寿命、性能和焊盘损伤之间找到最佳平衡点**的方案。针头形状直接影响接触点的大小、压强和穿透能力，目标是实现。两个维度进行细致的剖析。

原创 wps excel打开护眼模式后，再关闭，文档变成白字类似的，没了之前的隐藏边框线如何办

2.退出账号的时候选择清除之前的设置。3.再次登录就解决了。

原创 PyQt5 解决弹窗后快捷键失效问题

【代码】PyQt5 解决弹窗后快捷键失效问题。

原创 ‌为什么供应商报价有13%和3%两种增值税？‌

现金流差异显著‌：选择13%发票，需‌多支付含税价差额‌（如100元不含税时多付¥10），但‌当期应纳增值税减少等额金额‌（如¥13 vs ¥3），相当于‌资金占用增加，但税款缴纳减少‌。“可抵扣更多” ≠ 支出更多‌：虽然13%报价的含税价更高，但你多付的税款（如¥130 vs ¥30）‌全额可抵扣‌，最终净成本仍是¥1,000。3%是‌简易征收率‌，多用于小微企业或进项难以抵扣的行业。“可抵扣更多”‌：指在‌相同不含税价格‌下，适用‌更高税率‌的采购，会产生‌更大的进项税额‌，从而能抵扣更多的销项税。

原创 MEMS探针卡和垂直探针卡区别

原创 ‌CP针卡（Probe Card）简介‌2

CP针卡（Chip Probing Card）是半导体晶圆级测试（CP测试）中的核心接口器件，直接连接自动测试设备（ATE）与未封装芯片（Die）的焊盘（Pad）或凸块（Bump），实现电信号的精准施加与反馈采集。MEMS探针卡‌ 采用微机电系统（MEMS）工艺制造硅基微针阵列 SoC、AI芯片、倒装芯片 高精度（±0.5μm）、可单针更换、寿命长、支持高频（>10GHz） 成本高、工艺门槛高、国产化率低。探针阵列‌ 钨（W）、铍铜（BeCu）、钯（Pd）或MEMS微针 直接接触芯片焊盘，传导测试信号；

原创 一文读懂探针卡的概念、组成、分类以及应用

由于芯片极小，探针卡上的探针就像精密的“探头”，它们与晶圆表面的焊垫（pad）或凸块（bump）接触，传递测试信号到ATE（自动测试设备），帮助判断芯片电性能的好坏。探针的寿命和稳定性、与晶圆的接触质量、探针痕迹的大小、探针之间的间距等，都是需要考虑的关键因素。比如在高针数、短针距的测试场景下，垂直探针卡和MEMS探针卡的优势显著，而对于成本敏感、测试要求不高的场景，悬臂探针卡则是一个经济实惠的选择。探针是探针卡的核心部件，负责实际与晶圆接触，PCB则作为载体，承载探针和其他元件，并实现信号传递。

原创 CP探针卡类型

CP探针主要分为悬臂式、垂直式和MEMS三种类型，价格差异主要体现在结构复杂度和应用场景上。一、CP探针类型。

原创 MLC/MLO测试基板‌介绍和对比

MLC和MLO基板都是半导体测试中的关键组件，但它们在结构和应用场景上有所不同。简单来说，MLC是多层陶瓷基板，而MLO是多层有机基板，后者在信号传输和高密度集成方面更具优势。

原创 MLO基板有哪些知名供应商？

MLO基板的供应商选择确实关键，目前行业里主要有这几家值得关注：

原创 CP测试MLO是什么

摘要：MLO基板是半导体CP测试中的关键部件，作为多层有机基板连接探针与PCB，承担信号传输、电气隔离和支撑结构三大功能。其高密度集成和信号完整性优势，使其在晶圆检测（CP）和成品检测（FT）环节发挥重要作用。随着AI、5G等技术的发展，MLO基板市场需求持续增长。探针接入PCB可通过飞线（少量低速引脚）或MLO固定扩展两种方式实现。

原创 芯片设计之网表介绍

网表：芯片设计的电路连接核心 网表是芯片设计中表示电路连接关系的结构化数据，作为RTL设计到物理实现的桥梁。文章详细介绍了： 网表层次：从RTL级到物理级的4个抽象层次 常见格式：Verilog/SPICE/EDIF三种主流网表格式及示例 组成要素：模块、实例、端口等核心组件和层次化结构 设计流程：网表在综合、验证、物理设计等环节的关键作用 质量指标：时序、面积、功耗等关键验证点 工具链：综合、验证、物理设计等各阶段专用工具 网表作为芯片设计的"接线蓝图"，其质量和优化直接影响最终芯片性

原创 DFT,ATPG,ATE TEST Pattern,这几个是什么关系，DFT-＞ATPG-＞ATE TEST Pattern的过程是如何的

摘要：芯片测试流程涉及三个关键环节：DFT（可测试性设计）在芯片内部插入扫描链等结构，为测试提供可控性和可观测性；ATPG（自动测试向量生成）利用DFT结构自动生成检测制造缺陷的测试向量；ATE Test Pattern则将测试向量转换为测试设备可执行的二进制指令。三者环环相扣，DFT是基础设施，ATPG生成测试方案，ATE Test Pattern实现方案在物理测试机上的执行，共同确保芯片制造质量。该流程通过预先设计测试结构、自动生成高效测试算法，最终转换为机器可执行指令，实现对复杂芯片的高效测试。

原创 LSTM和Transformer对比

LSTM是。

原创 RNN和LSTM对比

摘要：RNN和LSTM是处理序列数据的经典神经网络，LSTM是RNN的改进版本。RNN只有简单隐藏状态，信息易被覆盖，存在梯度消失问题；而LSTM通过细胞状态和三道门（遗忘门、输入门、输出门）实现可控记忆，能选择性保留长期信息，有效缓解梯度消失。虽然Transformer已取代LSTM在NLP的部分应用，但LSTM在时间序列预测等任务中仍有价值。简言之，RNN是基础内存，LSTM是智能管理内存。

原创 AI 相关的算法；架构等专有名称总结和介绍

根据搜索结果，我为你梳理了一份AI领域的专有名词索引。为了让你能更系统地理解这些概念，我按照进行了分类和解释。

原创 AI各个领域适用的大模型介绍和适配的算法

大模型已广泛应用于NLP、CV、多模态、语音和科学计算等领域，其成功依赖于特定领域的模型架构和适配算法。NLP领域采用最佳适配打包、任务感知解码等技术；CV领域通过PerceptionGPT等算法实现视觉语言融合；多模态模型利用MoT架构降低计算成本；语音模型采用流式处理降低延迟；科学计算模型运用物理信息强化学习等方法。通用算法如强化学习、低秩适配等提升了模型训练和推理效率。未来，这些技术将进一步推动大模型在各领域的高效落地。

原创 DeskFlow跨平台屏幕共享软件

如果局域网络没有做隔离（路由器、防火墙、安全防御软件等等），此时就能正常连接了，但是在测试的时候，发现很有可能会提示TLS相关的问题，在需要连接的设备的设置里，把这个选项关闭即可。仅需一套键鼠，就能便捷操控多台设备。Deskflow 完全免费且开源，可根据自身需求调整配置，甚至开发贴合个人工作习惯的个性化功能。内置优质操作辅助功能，为操作过程提供有力支持，助力顺畅完成各项操作。提供便捷配置功能，操作简单易上手，可满足各类不同的使用与操作需求。搭载专业协议兼容功能，适配多种使用需求，让操作与使用过程更便捷。

原创 开源的CP/SLT STDF数据管理和分析工具

本文介绍了6款面向CP/SLT测试STDF数据管理的开源工具，包括STDF-Viewer、STDF Analyzer等，涵盖GUI/CLI两种形式。这些工具提供Wafer Map、趋势分析、批量导出等功能，支持多平台和二次开发。选型建议：图形化分析推荐STDF-Viewer，脚本处理可选STDF Tool，量产统计适合ATE_STDF_ANALYSIS，界面开发可参考open_PySide_UI。所有工具均开源且持续更新，可根据需求直接克隆使用。

原创 ragflow dify 介绍和对比

只要“把最难读的复杂文件答得准”——选 RAGFlow。只要“最快最全地搭各种 LLM 应用”——选 Dify。两个都想要——用 Dify 当交互层，RAGFlow 当文档引擎，中间靠 API 串起来，已有医疗知识库案例跑通。

原创 芯片ESD失效分析指南

在半导体制造、组装、测试和运输过程中，芯片可能遭受不同类型的ESD事件。其中，人体放电模式(HBM)和充电器件模式(CDM)是最常见的两种ESD模型。在先进工艺节点下，CDM失效越来越成为主要挑战，需要在设计、工艺、封装和测试等各个环节加强CDM防护，提高芯片的ESD可靠性。通过系统化的失效分析流程，结合电气测试、物理分析和场景分析，可以准确判断ESD失效模式，为改进ESD防护措施提供依据。✓ 综合判断: HBM导致的ESD失效。✓ 综合判断: CDM导致的ESD失效。✓ 综合判断: 复合ESD失效事件。

原创 CDM（充电器件模型）导致芯片失效原因

此外，随着工艺微缩，栅氧厚度 <2 nm、互连线宽度 <40 nm，芯片对 CDM 的阈值电压已降至 200 V 以下，而自动化产线中塑料导轨、贴片头与封装摩擦很容易让器件带上 500–1500 V 电荷，进一步放大了失效风险。极短的 CDM 放电上升沿（<1 ns）在栅氧两端产生瞬时几百伏甚至上千伏的压差，超过介质的时变击穿（TDDB）阈值后，局部发生熔融丝穿孔，形成永久漏电点。局部绝热升温使铝/铜互连线或通孔熔化，形成开路；或使金属迁移到衬底/场氧，造成漏电通道。

原创 芯片ESD导致芯片失效，如何判断是HBM还是CDM导致的

通过以上多维度交叉验证，可以高置信度地区分HBM和CDM失效，从而针对性地改进防护措施和芯片设计。

原创 芯片失效分析

面对日益复杂的芯片技术和严苛的应用需求，失效分析必须不断进化，融合更先进的工具、更系统的方法论和更智能的数据分析能力。一个成功的失效分析不仅在于找到“尸体”上的“伤口”，更在于洞察导致“死亡”的深层病理，从而驱动整个产业链（设计、制造、封装、应用）的持续改进。芯片失效分析是一门结合材料科学、电子工程、物理学和化学的综合性学科，其核心目标是。，从而改进设计、工艺和封装，提升产品良率、可靠性和寿命。芯片失效分析是连接产品失效与质量提升的。一个系统化的FA流程通常遵循。