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RSS订阅原创 FPGA & Verilog开发经验若干
<br /><br /> 前些日子，因实验室的项目需要（不知如何将软件的逻辑转化成硬件逻辑），特请来院里一FPGA专家进行辅导，去旁听记下笔记若干并整理成文档，以免日后忘却。又，虽现在不做FPGA，但介绍的开发经验、思想方法等很难得，暂时记下，以备后用。<br />1. wire与reg之外的数据类型不要在verilog代码中出现。<br />2. assign(组合逻辑)与always之外的语句不要在verilog代码中出现。<br />3. 一个module
2010-09-01 21:10:00
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空空如也
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