FPGA
EDA设计,VHDL语言
Wayne_Fine
So why do we fall..?
展开
-
VHDL程序设计——递归滤波器(IIR)差分方程
源程序:LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGnED.ALL;ENTITY W8 isPORT(x:IN STD_LOGIC_VECTOR(7 DOWNTO 0); clk: IN STD_LOGiC; y:oUT STD_LOGIC_VECTOR(7 DOWNTO 0));END ENTITY W8;ARCHITECTURE hbv of W8 issignal y_n: STD_LOGIC_原创 2021-07-10 16:31:06 · 1346 阅读 · 0 评论 -
VHDL程序设计——移位相加型乘法器
--移位相加型乘法器的VHDL表述LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;USE IEEE.STD_LOGIC_ARITH.ALL; ENTITY MULT4B is GENERIC (S: INTEGER := 4); --使用GENERIC语句,将常量S定义为整数4PORT( R : OUT STD_LOGIC_VECTOR(2*S DOWNTO 1); --8位的R原创 2021-07-07 14:53:58 · 7162 阅读 · 0 评论 -
VHDL编程练习——8位双向循环移位寄存器设计及仿真
H2.vhd:LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_1164.ALL;ENTITY H2 IS PORT(CLK,LOAD,M,RESET: IN STD_LOGIC; DATA: IN STD_LOGIC_VECTOR(7 DOWNTO 0); Q: OUT STD_lOGIC_VECTOR(7 DOWNTO 0));END ENTITY H2;ARCHITECTURE HBV .原创 2021-06-03 18:23:16 · 4050 阅读 · 0 评论 -
FPGA_VHDL硬件实验——12进制时钟设计
library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity counter isport(inclk: in std_logic; outseg: out std_logic_vector(7 downto 0); --段选 outbit: out std_logic_vector(7 downto 0)); --位选end counter;Architecture a_counter原创 2021-05-21 22:59:50 · 997 阅读 · 0 评论 -
VHDL设计编程练习(2)
1、用CASE语句设计3-8译码器,要求:(1)数据类型用STD LOGIC_VECTOR,(2)输入端口名a,输出端口名y,(3)实体名为T2,结构体名为bhv。LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY T2 IS PORT(a: IN STD_LOGIC_VECTOR(2 DOWNTO 0); y: OUT STD_LOGIC_VECTOR(7 DOWNTO 0));END T2;ARCHITECTURE bhv OF T2 IS原创 2021-05-13 15:14:17 · 1425 阅读 · 1 评论 -
VHDL设计编程练习(1)
组合逻辑电路设计1、设计一个 VHDL程序比较电路,当输入的8421码大于5时输出1’,否则输出0’。要求:(1)数据类型用标准逻辑位及其矢量类型,(2)输入端口名input,输出端口名 output,(3)实体名为T4,结构体名为hbv。LIBRARY IEEE; --4.1USE IEEE.STD_LOGIC_1164.ALL;ENTITY T4 IS PORT(INPUT : IN STD_LOGIC_VECTOR(3 DOWNTO 0); OUTPUT : OUT STD_LOGI原创 2021-05-13 10:01:21 · 3302 阅读 · 4 评论