Verilog HDL数字系统设计及仿真(第二版)十一章实验一

weibangwen123

于 2022-12-09 21:08:28 发布

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文章标签： python

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本文链接：https://blog.csdn.net/weibangwen123/article/details/128258813

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这篇博客介绍了使用Modelsim进行Verilog HDL数字系统设计及仿真的步骤。首先在Modelsim创建项目并编写四个Verilog文件，然后编译并运行得到波形图。接着在Quartus软件中导入代码，通过特定工具生成更多图形。最后在Modelsim中调整激励模块的延时以获得不同波形。实验过程虽有挑战，但整体可操作。

摘要生成于 C知道，由 DeepSeek-R1 满血版支持，前往体验 >

视频链接:

https://v.youku.com/v_show/id_XNTkyNzQ2ODIwMA==.html?x&sharefrom=android&sharekey=fa1c2ad301a30a1d1edca6697bf67d285

第一，在Modelsim里面点击File的new里的project

建立项目，先设置项目名称，在点击Creta New File，把Add file as type下的改成verilog点击OK，需要建立四个文件，命名不能重复。如这样

watermark,type_d3F5LXplbmhlaQ,shadow_50,text_Q1NETiBAd2VpYmFuZ3dlbjEyMw==,size_20,color_FFFFFF,t_70,g_se,x_16

其中一个是激励模块，输入代码，注意每次输入完要保存一次ctrl加s。

watermark,type_d3F5LXplbmhlaQ,shadow_50,text_Q1NETiBAd2VpYmFuZ3dlbjEyMw==,size_20,color_FFFFFF,t_70,g_se,x_16

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