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原创 FPGA lvds
intel Alera FPGA的lvds_rx IP核,在接收数据时,数据发生了循环移位,发送的是10010001,接收到的是10010001,01000110,00011001,01100100。这样一直重复这四个数字,为什么?
2024-03-13 20:45:55
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原创 FPGA时序问题,困扰已久,求大佬解答
我用的是Quartus ii 11.0,单独运行TimeQuest Timing Analyzer时,是好着的,但是全综合分析之后,老是报这个错误,请问这是什么问题啊?怎么解决?百度都百度不到
2023-10-09 17:19:17
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空空如也
FPGA时序约束问题
2023-10-09
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