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九九乘法表系统的设计

试设计一个供儿童学习九九乘法表之用的数字系统，该系统既可以引导学习者跟随学习机连续背诵；也可以随时查找任何两个1位十进制数的相乘结果。

系统功能和技术指标

九九乘法表系统能够自动或手动进行两个1位十进制数的乘法，并自动显示被乘数、乘数和乘积，该系统示意图如图6-9所示。

图中AA和BB分别为被乘数和乘数的外部输入端，它们用1位BCD码表示。系统用十进制七段数字显示器显示被乘数A、乘数B和乘积M的值，其中M用2位十进制显示器显示。

系统的功能和指标如下：

(1) 自动进行乘法运算并显示。用户将控制开关ARH置逻辑1，则系统内部自动产生被乘数A和乘数B，并按照常规的九九乘法表方式，依照一定速率自动进行A′=0~9和B′=0~9的乘法运算。由于被乘数和乘数的最大值为9，故配置1位十进制显示；而乘积最大值为81，则配置2位十进制数字显示。

(2) 手动进行乘积运算并显示。当控制开关ARH为逻辑0时，则乘法表系统仅对外部输入被乘数AA和乘数BB的特定数据进行乘法运算并输出。在手动工作状态时，分别采用两组4位开关产生被乘数和乘数的BCD码输入。

(3) 乘法运算是以二进制数的乘法来进行的，而其结果要用变换器转换为2位BCD码输出，并应配有相应的显示译码器。

算法设计

乘法器M=A*B具有自动运算和手动运算两种方式，在自动方式时，A=A′，B=B′;在手动方式时，A=AA,B=BB，这由控制开关ARH的状态来决定。

现设定信号EE为九九乘法表完成一次自动工作，从0*0=0直至9*9=81全过程的结束信号；TT是某定时器(计数器)的结束信号，该定时器确定手动运算的显示时间。则本系统的算法流程图如图6-10所示。

这张图是系统算法流程图，在增加了状态标注和明确了输出信号后，也可看做系统控制器的ASM图，有关状态标志和输出信号等已在图中给出。

假设系统的时钟频率为1Khz, 手动控制的时间周期为5s, 自动计数的时间周期为3s.

6.3.3 数据处理单元的实现

九九乘法表系统的处理数据单元结构框图如图6-11所示。

(1) 高速乘法器电路。6.1节讨论的高速并行乘法器设计方案直接可以在此得到应用，但符号位不考虑。

(2) 被乘数、乘数自动发生器。系统处于做的工作状态时，被乘数和乘数应自动、有序地产生，为此采用两只模10加计数器分别实现。被乘数计数器由0~9变化和乘数的从0~9变化按次序相乘。

(3) 被乘数、乘数选择电路。由于在自动和手动工作状态时，乘法器的输入分别为数据处理单元内部自动产生或系统外部输入被乘数和乘数，为此配置两个4位2选1数据选择器来选择恰当的输入，其地址变量由控制器根据ARH的状态来确定。

(4) 码制变换电路。快速乘法器输出乘积M=A*B为7位二进制数、即M=m6m5m4m3m2m1m0，必须转换为两位8421BCD码显示，也就是说，从0*0=0直至9*9=91，均应以十进制显示，以使用户直接观察到十进制运算结果(被乘数、乘数也用十进制数字显示)，码制变换电路就是为实现该功能而设置的。

(5) 显示译码电路。把BCD码表示的A、B和M变换为1位或2位十进制数字显示器(七段显示器)的控制信号，这是显示译码器应实现的功能。

6.34设计输入

。

建立九九乘法表系统的输入文件可以有多种方式:图形描述方式、VHDL火Verilog HDL语言描述方式或者图形和文本想结合的描述方式。但是，无论采用何种描述方式，对于较复杂的系统图，总采用层次化设计描述的思路，九九乘法表系统也不例外。以为在一个设计文件中完成全部的逻辑描述是非常困难的，也不利于激射调试，因而单层次的描述不是一种优良的设计风格，

乘法器模块的设计：

也可以用VHDL语言编写：

library ieee;

use ieee.std_logic_1164.all;

use ieee.std_logic_arith.all;

use ieee.std_logic_unsigned.all;

entity cheng is

port(a,b:in std_logic_vector(3 downto 0);

c:out std_logic_vector(7 downto 0));

end cheng;

architecture behave of cheng is

begin

process(a,b)

begin

c<=a*b;

end process;

end behave;

数据选择器模块A的设计

library ieee;

use ieee.std_logic_1164.all;

use ieee.std_logic_arith.all;

us