计算机组成原理除法实验,计算机组成原理实验讲义(2014版)

计算机组成原理实验讲义(2014版)

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计算机组成原理专周报告成都电子机械高等专科学校计算机工程系第 0 页` 目目 录录一、项目名称一、项目名称1二、实验目的二、实验目的1三、不恢复余数的阵列除法器介绍三、不恢复余数的阵列除法器介绍 .1四、逻辑流程图及原理四、逻辑流程图及原理 .3算法流程 3粗框图 4CSA 逻辑结构图4原理分析 5五、实例结果及求解过程五、实例结果及求解过程8实例结果图 8实例求解过程 9六、心得体会：六、心得体会： 10第 0 页计算机组成原理专周报告计算机组成原理专周报告一、项目名称一、项目名称原码阵列除法器二、实验目的二、实验目的1)理解原码阵列除法运算的规则。2)掌握原码阵列除法器设计思想，设计一个原码阵列除法器。3)熟悉 proteus 7 professional 软件的使用。4)复习巩固课堂知识，将所学知识运用于实际，做到学以致用。三、不恢复余数的阵列除法器介绍三、不恢复余数的阵列除法器介绍阵列式除法器是一种并行运算部件，采用大规模集成电路制造，与早期的串行除法器相比,阵列除法器 不仅所需的控制线路少，而且能提供令人满意的高速运算速度。阵列除法器有多种多样形式，如不恢复余数阵列除法器，补码阵列除法器等等。我们所用到的就是不恢复余数的阵列除法器。设：所有被处理的数都是正的小数(仍以定点小数为例) 。不恢复余数的除法也就是加减交替法。在不恢复余数 的除法阵列中,每一行所执行的操作究竟是加法还是减法, 取决于前一行输出的符号第 1 页与被除数的符号是否一致。当出 现不够减时,部分余数相对于被除数来说要改变符号。这时应该产生一个商位“0”,除数首先沿对角线右移,然后加到下一行的部分余数上。当部分余数不改变它的符号时, 即产生商位“1”,下一行的操作应该是减法。图(四)示出了 (4 位÷4 位)的不恢复余数阵列除法器的逻辑原理图。由图看出,该阵列除法器是用一个可控加法/减法(CAS)单元所组成的流水阵列来实现的。推广到一般情况，一个(n＋1)位除(n＋1)位的加减交替除法阵列由(n＋1)2 个 CAS 单元组成，其中两个操作数(被除数与除数)都是正的。单元之间的互连是用 n＝3 的阵列来表示的。 这里被除数 X 是一个 6 位的小数(双倍长度值)： X＝0.A1A2A3A4A5A6 它是由顶部一行和最右边的对角线上的垂直输入线来提供的。除数 Y 是一个 3 位的小数：Y＝0.B1B2B3 它沿对角线方向进入这个阵列。这是因为，在除法中所需要的部分余数的左移，可以用下列等效的操作来代替：即让余数保持固定，而将除数沿对角线右移。 商 Q 是一个 3 位的小数：Q＝0.Q1Q2Q3 它在阵列的左边产生。余数 r 是一个 6 位的小数：r＝0.00r0r1r2r3 它在阵列的最下一行产生。 第 2 页四、逻辑流程图及原理四、逻辑流程图及原理算法流程算法流程开始|X|→A,|Y|→B1→P,4→NA-B→A0→Q1→QN=N-1A+B→AA-B→A左移一位结束符号位=0？N=0？YNYN图(一)原码阵列除法器算法流程图第 3 页粗框图粗框图图(二)原码阵列除法器逻辑粗框余数 r= r0 r1 r2 r3CASCASCASCASCASCASCASCASCASCASCASCASCASCASCASCASB0B1B2B3A0A1A2A3A4A5A6Q1Q2Q3Q0Q3Q2Q1Q0r3r2r1r0CSA 逻辑结构图逻辑结构图图(三)CSA 逻辑结构图第 4 页原理分析原理分析可控加法/减法(CAS)单元，包含一个全加器和一个控制加减的异或门，也就是电路图上的一个 74ls86 和一个 7482 的组合，它用于并行除法流水逻辑阵列中，它有四个输出端和四个输入端。本位输入 Ai 及 Bi，低位来进位(或借位)信号 Ci，加减控制命令 P；输出本位和(差)Si 及进位信号 Ci+1，除数 Bi 要供给各级加减使用，所以又输往下一级。当输入线 P＝0 时，CAS 作加法运算；当 P＝1时，CAS 作减法运算。CAS 单元的输入与输出的关系可用如下一组逻辑方程来表示：Si＝Ai?(Bi?P)?CiCi＋1＝(Ai＋Ci)?(Bi?P)＋AiCi (1)当 P＝0 时,方程式(2.32)就等于式(2.23),即得我们 熟悉的一位全加器(FA)的公式： Si＝Ai?Bi?CiCi＋1＝AiBi＋BiCi＋AiCi当 P＝1 时,则得求差公式： Si＝Ai?Bi?CiCi＋1＝AiBi＋BiCi＋AiCi其中 Bi＝Bi?1在减法情况下，输入 Ci 称为借位输入，而 Ci+1 称为借位输出。为说明 CAS 单元的实际内部电路实现,将方程式(1) 加以变换,可得如第 5 页下形式： Si＝Ai?(Bi?P)?Ci＝AiBiCiP＋AiBiCiP＋AiBiCiP＋AiBiCiP＋AiBiCiP ＋AiBiCiP＋AiBiCiP＋AiBiCiPCi＋1＝(Ai＋Ci)(Bi?P)＋AiCi＝AiBiP＋AiBiP＋BiCiP＋BiCiP＋AiCi 在这两个表达式中,每一个都能用一个三级组合逻辑电路(包括反向器)来实现。因此每一个基本的 CAS 单元的延迟时间为 3T 单元。 原码除法先取绝对值相除，A0 与 B0 同号，均为 0，第一行应执行 0．A1A2A3-0．B1B2B3，所以该行的控制电位 P1＝１，并将这个 1 作为第一行末位的初始进位输入。因为|X|0000110 Q2=1Q2=1移位移位 0011000110-B-B 1101111011余数为正余数为正 000010000010 Q1=1Q1=1移位移位 0001100011-B-B 1101111011余数为负余数为负 111100111100 Q0=0Q0=0+B+B0010100101恢复余数恢复余数0001100011图(四)实例结果图第 9 页故得故得 商商=1Q3Q2Q1Q0=00110=1Q3Q2Q1Q0=00110(第一位是符号位)(第一位是符号位)=6=6((1616 进制)进制)余数余数=00011=3=00011=3((1616 进制)进制)六、心得体会：六、心得体会：在这个专周刚刚开始的时候，为了从四个项目中选出最适合自己的项目，刚开始那两天就在对四个项目进行分析，本来决定做补码乘法器的，但因为中途项目被分配到各个同学手中，所以最终以原码阵列除法器为设计项目，进行分析处理。虽然在项目分析处理的过程中遇到了各种各样的问题，但是有其他同学的帮助，所有的问题也都迎刃而解了，最终，在同学的帮助下，完成了原码阵列除法器的分析处理。在这个专周里面不仅仅是深刻了解原码阵列除法器，对补码阵列乘法器、补码乘法器、原码阵列乘法器也有了很深刻的认识；对他们的设计思想、工作原理、算法都熟练掌握了；对四则运算过程的了解也深入了很多；也了解了自己目前的水平，为期末的检测打了一针预防针；总的来说，此次专周，收获颇丰，不仅因为收获了成功，也因为收获了不足。最后，我对曾经帮助过我的同学表示深深的感谢！我以后一定会继续努力，完善自己。 关 键 词： 计算机 组成 原理 实验 讲义 2014

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