版权声明:本文为博主原创文章,遵循 CC 4.0 BY-SA 版权协议,转载请附上原文出处链接和本声明。本文链接:https://blog.csdn.net/u012176730/article/details/54412323
STA(Static Timing Analysis,即静态时序分析)在实际FPGA设计过程中的重要性是不言而喻的,其作用是:
1. 帮助分析和验证一个FPGA设计的时序是否符合要求;
2. 指导fitter(布线综合器)布局布线出符合要求的结果;
简单地说,静态时序分析(STA)告诉我们电路的实际表现如何,而提供约束(SDC文件,即上面的要求)来告诉分析工具我们希望电路的表现应该是怎样。Quartus II自带的STA工具TimeQuest TA在整个FPGA设计过程中的使用流程如下图所示:
简而言之,我们需要学会:
A. 正确理解时序,看背景知识介绍
B. 正确编写SDC文件,以及利用TimeQuest TA生成SDC约束命令,SDC介绍
C. 利用TimeQuest TA来查看和验证时序
一、 背景知识介绍:
1.1 启动沿(launch)和锁存沿(latch):