spwm控制算法c语言实现,采用Verilog HDL语言与DDS技术实现SPWM控制算法的FPGA设计

其部分程序代码如下：

case(state1)

A： //初始化状态

begin

ADDRES1《=addr1; //时分复用第一路地址

READ_EN《=1′b1; //读使能开

NEXT《=1′b1; //开启预读模式

if(addr1==18‘d767) //生成地址

addr1《=18’d0;

else if (！BUSY) //如不忙状态开始读

begin

addr1《=addr1+18′d1;//地址自增

out0《=DATAOUT; //数据暂存

state1《=B; //取第二路数据地址

end

end

B： //取第二路数据

begin

ADDRES1《=addr2; //时分复用第二路地址

READ_EN《=1′b1;

NEXT《=1′b1;

if(addr2==18′d767)

addr2《=18′d0;

else if (！BUSY)

begin

addr2《=addr2+18′d1;

out1《=DATAOUT;

state1《=C;

end

end

C： //取第三路数据

begin

ADDRES1《=addr3; //时分复用第三路地址

READ_EN《=1′b1;

NEXT《=1′b1;

<