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RSS订阅原创 python常用的语法
以上是Python中的一些常用语法。此外，Python还支持更多特性，如字典（Dictionary）、元组（Tuple）、模块导入、异常捕获等。深入学习Python语法以及参考官方文档将有助于你充分利用这个强大的编程语言。Python是一种高级、通用、解释型的编程语言，具有简洁、易于阅读和理解的语法。
2024-03-29 22:13:43
716
原创 TCL常用语法
以上是Tcl中的一些常用语法。Tcl还有其他许多特性和命令可以用于更高级的任务，例如正则表达式匹配、文件目录操作、网络通信等。深入学习Tcl语法以及参考Tcl官方文档或在线资源将有助于你充分利用这个强大的脚本语言。
2024-03-29 22:12:25
603
原创 编写shell脚本批量对文件进行替换和删除
替换为您要处理的文件所在的目录路径。上述代码会依次删除该目录下的所有文件。请谨慎运行以上脚本，因为删除操作是不可逆的。在执行脚本之前，请确保您有足够的权限，并且请谨慎备份重要文件，以免操作失误导致数据丢失。替换为用来替换的内容。上述代码会遍历该目录下的所有文件，查找并替换指定的关键词。替换为您要处理的文件所在的目录路径，替换为您要替换掉的关键词，
2024-03-21 19:39:52
372
原创 使用python和perl语言实现xlsx转化为csv
下面提供使用 Python 和 Perl 两种常用语言的示例代码，来实现将 Excel 文件 (.xlsx) 转换为 CSV 文件。
2024-03-21 19:37:27
400
原创 使用verilog设计实现16位CPU及仿真
通过改变时钟信号的频率和复位信号的持续时间，可以调整测试的时序。常见的指令包括算术逻辑运算指令（加法、减法、与、或等）、数据传输指令（加载、存储）、控制指令（跳转、分支）、以及其他特定功能的指令。：根据设计的指令集，设计CPU的整体结构，包括运算单元、寄存器文件、指令译码单元、控制单元等。：通过编写Testbench对CPU进行功能验证，测试各种指令的执行、数据传输等功能是否正确。：设计Testbench对CPU进行时序验证，测试CPU在不同时钟频率和不同输入信号的情况下能否正常工作。
2024-03-20 20:36:04
387
原创 使用verilog编写记忆拼图游戏设计及仿真
在游戏中，通过LED灯展示一个随机生成的拼图图案，然后玩家根据按钮输入猜测图案。如果猜测正确，游戏会重新展示一个新的拼图图案；请注意，这只是一个简单的testbench示例，实际测试通常需要更详细和全面的测试用例覆盖各种情况。编写记忆拼图游戏的Verilog设计涉及到多个部分，包括状态机设计、随机数生成、按钮输入检测、LED显示控制等。请注意，实际游戏设计可能需要更多的逻辑和状态来处理各种情况，例如错误计数、限制猜测时间等等。为了验证上述记忆拼图游戏设计的Verilog模块，我们可以编写一个简单的。
2024-03-19 21:39:44
422
原创 使用verilog编写迷宫寻宝游戏设计及仿真
设计一个基于Verilog的迷宫寻宝游戏，需要先确定游戏的规则和特性。为了简化，我们可以设想一个基础的迷宫框架，玩家从起点开始，移动至终点来赢得游戏。为了验证上面设计的迷宫寻宝游戏模块，我们可以编写一个简单的测试平台（testbench）来生成测试序列并观察模块的行为。在这个testbench中，首先定义了测试用的信号，然后实例化了之前设计的迷宫寻宝游戏模块。请注意，以上代码仅提供了一个基本的测试框架，具体的测试序列和细节应根据实际需求进行调整。
2024-03-19 21:34:10
218
原创 使用verilog写一个模拟比特币挖矿游戏及testbench
设计一个简单的挖矿游戏，可以围绕尝试找到特定条件下的数值这个概念构建。由于 Verilog 主要用于硬件设计和模拟，并不直接支持复杂的游戏逻辑，我们将以一个简化版本的“挖矿”过程为例。因此，为了测试的便捷性，请合理设置。此外，我们也定义了时钟信号的产生过程以及用于初始化和控制测试流程的初始块。以上是一个简单的框架，具体的实现细节和代码会根据游戏规则和目标的不同而有所差异。在这个 testbench 中，我们创建了测试用的信号，并实例化了之前定义的。在这段代码中，设计了一个非常简单的挖矿游戏。
2024-03-18 22:14:31
667
原创 使用verilog设计有限状态机实现的跳一跳游戏及其testbench仿真测试
这里的有限状态机定义了4个状态：IDLE（等待开始游戏），PREPARE_JUMP（准备跳跃），JUMPING（正在跳跃中），CHECK_LAND（检查是否成功落地）。跳跃由jump信号控制。根据状态转移过程中需要进行的操作，编写相应的状态动作逻辑。确定不同状态之间的转移条件，例如何时从等待开始状态转移到准备跳跃状态，如何触发跳跃动作，跳跃是否成功等。确定需要的输入信号，这些输入信号可以包括时钟信号、复位信号、游戏开始信号、跳跃信号等。确定游戏中可能存在的状态，如等待开始、准备跳跃、跳跃中、检查落地等。
2024-03-18 22:04:53
234
原创 使用verilog实现井字棋游戏设计及其testbench
游戏通常在一个3x3的方格棋盘上进行，每名玩家轮流在空格中放置自己的标记，一般玩家1使用"X"标记，玩家2使用"O"标记，直到有一名玩家在水平、垂直或对角线上连成三个自己的标记为止。游戏模块处理玩家之间的移动，判断是否有玩家获胜或者平局，并输出相应的棋盘状态和游戏结束信号。虽然最初的游戏设计比较简单，但是可以根据需要进行扩展和改进，比如增加更大的棋盘、多个玩家、不同赢法等元素，以增加游戏的趣味性和挑战性。你可以使用 Verilog 编译器将这段代码编译为可执行文件，然后运行仿真，观察井字棋游戏的模拟过程。
2024-03-17 15:53:29
236
原创 使用verilog编写一个猜数游戏设计及其testbench
在设计一个复杂的猜数游戏系统时，首先要考虑游戏的整体逻辑和所包含的功能模块。以下是实现复杂猜数游戏设计的一般思路：确定游戏功能模块：定义模块接口：确定各个模块之间的输入输出接口，以及模块之间的数据传输方式和控制信号。编写各个功能模块：分别实现猜数逻辑、游戏控制、难度级别设定、得分系统和游戏结束判断等模块，确保每个模块的功能正确性和独立性。整合各个模块：将各个模块按照游戏的整体逻辑进行整合，确保模块之间的协调工作正常。编写测试台：编写 testbench 对整个游戏系统进行仿真测试，包括正常流程、边界条件和错
2024-03-17 15:44:03
82
原创 使用Verilog编写硬件加速器
实际的硬件加速器可能需要更复杂的逻辑来处理各种情况、错误检测和优化等。完成编写后，你还需要进行仿真验证、综合与布局布线、验证与性能分析，以确保硬件加速器的正确性和性能满足设计要求。这只是一种简单的硬件加速器的示例，具体的实现方式、功能、性能都可以根据实际需求进行调整和扩展。这个设计可以用作毕设题目的选择，Verilog编写硬件加速器：设计一个硬件加速器，使用Verilog语言实现，可以加速某些特定的算法，如加密解密算法、数据压缩等。），在这个块中描述了乘法加速器的计算逻辑。
2024-03-17 15:31:38
211
原创 FPGA实现腐蚀和膨胀算法verilog设计及仿真 加报告
腐蚀算法实现：腐蚀操作是通过将结构元素与图像进行逐像素比较，并将该像素位置的结果设置为结构元素与图像的逻辑“与”操作的结果来实现的。膨胀算法实现：膨胀操作是通过将结构元素与图像进行逐像素比较，并将该像素位置的结果设置为结构元素与图像的逻辑“或”操作的结果来实现的。通过并行化的方法，将图像分割成小块，并使用多个处理单元对每个小块进行腐蚀和膨胀操作，实现了图像的形态学处理。你可以在代码中定义它。最重要的是，在设计之前，请详细了解腐蚀和膨胀算法的原理和实现方式，并结合FPGA的特性进行设计和优化。
2023-12-16 13:32:58
510
原创 课设：FPGA音频均衡器 verilog设计及仿真 加报告
未来，随着FPGA技术的进一步发展和应用场景的扩大，FPGA音频均衡器将发挥出更大的作用，并为音频领域带来更多创新和突破。（a）音乐制作：均衡器可以调整音频信号中不同频段的能量分布，使得乐器声音更加明亮、动感，从而提升音乐制作的质量和创作的灵活性。以上步骤提供了设计一个音频均衡器的大致过程，但值得注意的是，具体实现的细节和复杂度可能因设计要求和所使用的平台而有所不同。确保设计满足预期的性能和要求。确定均衡器的功能和要求：定义你的音频均衡器需要实现的功能，包括频率范围、增益范围以及可调参数数量等。
2023-12-16 11:54:54
509
原创 日常3琐事^_^
马上又是一年过去了，毕业到现在有两年多了。对现在的工作已经开始熟悉和熟练，度过了新手时期，开始实践更多的项目，现在工作有两年多了，上次跳槽来此快两年了，对工作和生活一直抱有热情和积极向上的心态，对如今的公司的各种流程也渐渐熟悉。还是希望继续在这里工作，多积累工作经验，然后再做进一步的打算。希望看到博客的大家依然有积极的心态去面对生活和学习还有工作等，遇到困难勇于面对，解决困难会发现自身又有所成长和进步，时刻怀有进步的心，不要堕落和松懈。2-3年内继续在此工作，之后再看情况而定。10年后天知道，哈哈~~
2023-12-12 12:41:52
123
原创 使用VHDL语言实现简单的卷积神经网络
需要注意的是，这个示例只展示了如何在VHDL中实现一个简单的卷积操作，并没有涉及到更复杂的神经网络结构和训练过程。下面使用VHDL编写一个完整的卷积神经网络（CNN）是一项非常复杂且耗时的任务，需要详细的设计和实现过程。在这里，我将提供一个简化版本的示例，展示如何使用VHDL实现一个基本的卷积层。在这个示例中，我们假设输入图像是一个2D的灰度图像，卷积核是一个3x3的窗口，步幅为1，padding为0，激活函数为ReLU。我可以给出一个简化的示例，展示如何使用VHDL语言实现一个基本的卷积层。
2023-10-08 11:42:43
495
原创 使用verilog语言实现简单的卷积神经网络
需要注意的是，这个示例是非常简化的，仅用于演示Verilog中卷积神经网络的基本结构和操作，没有包含更复杂的层类型（如批归一化、激活函数等），也没有考虑到优化和内存管理等问题。input_image是一个3x3的2D数组，表示输入图像，output_image是一个1x1的2D数组，表示输出特征图。在这个示例中，我们假设输入图像是一个2D的灰度图像，卷积核是一个3x3的窗口，步幅为1，padding为0，激活函数为ReLU。因此，提供一个简化的示例，展示如何使用Verilog实现一个简单的卷积层。
2023-10-08 11:33:37
587
原创 JEPG Encoder IP verilog设计及实现
如果最终的 JPEG 比特不是一组完整的 32 比特，信号 "eof_data_partial_ready "将在一个时钟周期内为高电平，信号 "JPEG_bitstream "中的比特将在一个时钟周期内有效。在测试过程中，我模拟了不同的量化值，最后确定量化值为 1，即 Q = 100，因为这对我的代码压力最大，而且我试图在最终测试中破坏内核。该内核的计算方法可能与您的计算方法略有不同，如果您使用的赫夫曼表没有定义所有可能的值，内核可能需要一个未存储在 RAM 中的赫夫曼码，结果将是错误的比特流输出。
2023-10-07 15:28:08
523
原创 基于 FPGA 的机器博弈五子棋游戏
五子棋的 AI 算法我们使用了贪婪算法，对棋盘上每一个未下子的位置进行评分，选择分值最大的位置作为落子的位置。对战、AI 对 AI(主要是用来训练 AI)，通过玩家手中的蓝牙笔可以进行切换，选。体健康（见下图 1）。光标指向，按下确认键落子，然后五子棋 AI 程序进行它的落子，双方轮流进行。己执黑棋还是白棋(执黑棋的一方先行)，玩家通过手中的蓝牙笔来控制屏幕上的。等），无法实现双人同屏在线游戏，丧失了游戏的一部分趣味性和体验性。我们在体感游戏的启发下，设计了可以远程遥控的蓝牙笔和对应的云端平台，
2023-10-06 16:15:21
586
原创 基于FPGA的拔河游戏设计
拔河模块代码如下，逻辑很简单，当两人按下按键不同时为00或11时，led会朝为1方移动一位，如此先到q先到0或10，结束游戏。游戏双方 各持一个按键，迅速且不断地按动产生脉冲，哪方按 得快，亮点就向哪方移动，//// 采用3 个或门消抖。output reg[3:0] q, //led左移或右的位置。output reg[7:0] count,//胜者得分。input k2, //消抖后的key2。input key1, //// 按键1。input key2, //// 按键2。
2023-10-06 15:32:14
885
原创 基于FPGA点阵显示屏设计-毕设
LED显示以其组构方式灵活、显示稳定、功耗低、寿命长、技术成熟、成本低廉等特点在车站、证券所、运动场馆、交通干道及各种室内/外显示场合的信息发布，公益宣传，环境参数实时，重大活动倒计时等等得到广泛的应用。控制系统程序采用FPGA编辑，通过编程控制各显示点对应LED阳极和阴极端的电平，就可以有效的控制各显示点的亮灭。良好的稳压电源，应在环境温度变化时，有效地抑制输出电压的漂移，保持输出电压稳定。文中详细介绍了LED点阵显示的硬件设计思路、硬件电路各个部分的功能及原理、相应软件的程序设计，以及使用说明等。
2023-09-16 16:17:51
1023
原创 密码学A5算法VHDL设计及仿真验证
A5算法是一种用于GSM（Global System for Mobile Communications）移动通信标准的加密算法。它是一种对称密钥算法，使用一个64位密钥和一个22位帧号作为输入，生成一个228位的伪随机序列，该序列被用于加密语音和数据通信。A5算法由三个线性反馈移位寄存器（LFSR）组成，每个寄存器都有一个不同的多项式用于控制移位。这些寄存器的输出被异或在一起，形成伪随机序列。该序列的长度足够长，以使攻击者无法通过暴力破解来预测下一个序列。
2023-05-17 21:03:34
323
原创 vivado IP核RAM ROM使用及测试仿真
vivado IP核RAM ROM使用及测试仿真，完整工程代码，VHDL or verilog。
2023-05-16 19:48:57
570
原创 VHDL直流电机模糊控制器的设计与实现
由系统框图可知，系统设计可分为七个必要的基本模块：时序控制模块、按键控制输入转速模块、误差及误差变化率生成模块、模糊控制模块、占空比值（方波）调整模块、PWM驱动模块及回馈转速测速模块。bt,bt1：实际转速和输入转速位控制信号端。sg,sg1：实际转速和输入转速显示端。pwm（sbq）：PWM信号输出端。k1,k2：转速给定值输入端。cdata：反馈转速值输出端。dp：PWM占空比验证输出端。clk：系统基频信号输入端。ec：转速误差变化率输出端。sx：时序控制信号输出端。e ：转速误差数据输出端。
2023-05-15 21:28:37
643
原创 基于FPGA的数字电子琴-数电小系统设计
key2:key1;input keyboard_select,//键盘选择矩阵键盘orPS2键盘。output [7:0] digital_data//数码管段选。output [1:0] digital_en,//数码管片选。output reg [15:0] led,//LED输出。input [2:0] song_num,//歌曲选择。output [3:0] scan,//矩阵键盘行扫描。input ps2_data, //ps2键盘数据线。input [3:0] col,//矩阵键盘列输入。
2023-05-15 21:10:40
992
原创 基于 GS232 搭建的 SoC_up 说明
另外，由于 SoC_up 设计比较复杂，运行在 100MHz 的工作频率下，因而 SoC_up 的工作时钟，也就是 CPU 时钟，通用需要使用 xilinx IP 中的 PLL 单元进行分频，设置到 33MHz。SoC_up 中的 DDR3 内存控制器使用的是 xilinx IP，其需要一个 100MHz 的输入时钟，以及一个 200MHz 的参考 时钟。其中 3x1 的 AXI 仲裁器为 2 个 32 位 AXI 接口：一个接 AXI 互联网络供 CPU 访问，一个接 MAC 控制器供网口访问。
2023-05-01 15:27:15
731
原创 verilog设计实现8b-10b编码器包括3b4b,5b6b 及modelsim仿真
根据应用选择最佳编码表，8b10b编码器至少应使用一张编码表。详细了解和选择编码表有利于改善编码器的性能。编写编码器的状态机。编码器的状态应针对输入数据，在状态转移前确定符号的输出。在每个状态中，都必须关联与该状态相关联的输出符号。用Verilog将设计转换为FPGA或ASIC的物理实现，并通过测试验证设计性能。设计电路包括选择元件，例如寄存器、计数器、直接构成，以及各种传输门、存储器等。例如，您需要确定8位并行数据输入和10位串行数据输出。使用Verilog开发环境进行仿真测试，并通过仿真验证电路功能。
2023-04-22 16:29:52
813
原创 verilog实现并行CRC校验设计及仿真
并行CRC校验是一种高效的CRC校验方法，它可以用于对大数据流进行快速校验，加快数据传输速度。实现并行CRC校验需要同时对多个数据块进行CRC校验，因此需要使用多个寄存器同时计算校验值。将每组数据字节送入寄存器，每个字节顺序处理，每次处理输入一位，处理完一个字节后进行下一个字节。将寄存器的内容与校验码进行比较，如果一致，则该数据没有出现错误，否则数据出现错误。与输入的数据一样先补零，然后进行CRC校验计算，计算完毕后得出校验码。将数据分组，一组多个数据字节根据数据总位数和寄存器的位数决定。
2023-04-22 10:26:17
937
原创 oqpsk verilog设计实现及仿真
相位调制可以通过 look-up table 实现。实现 FIR 滤波器：在 oqpsk 调制器中使用 FIR 滤波器进行信号调制，滤波器的设计可以采用 window 函数法等。仿真测试：在 verilog 设计完成后，需要进行仿真测试以验证电路功能和正确性，调整和修改设计，直到满足性能要求。定义输入输出信号：首先要定义 oqpsk 信号的输入和输出端口，包括数据输入和同步信号输入，以及调制后的信号输出。综合和实现：完成仿真测试后，将 verilog 代码综合为门级电路，并实现到目标 FPGA 上。
2023-04-22 09:51:59
275
原创 模糊PID控制器VHDL设计
模糊化模块的输入是PID控制器的测量值，输出是模糊变量。1.设计模糊控制器的模糊推理引擎：对于输入信号的模糊化、规则库的建立和输出的去模糊化，需要使用模糊推理引擎实现。2.实现PID控制器：PID控制器模块根据模糊推理引擎的输出结果和系统的反馈信息计算出控制信号，常常包括比例、积分和微分控制。3.集成模糊控制器和PID控制器：将模糊推理引擎模块和PID控制器模块结合起来，以实现模糊PID控制器。最后，将模糊化、规则库、模糊推理引擎和去模糊化模块集成到一个单独的模块中，以实现模糊PID控制器。
2023-04-17 20:13:14
612
原创 AUDIO PROCESSING ON DE1 VHDL设计+报告
本课程模块的目的是培养FPGA相关的技能和知识，以适应当前世界半导体相关产业的发展趋势，满足当前热门电子和通信行业的需求，并与个人项目紧密结合。主要知识和技能包括了解可重构硬件平台（FPGA）。FPGA结构，基于VHDL的数字设计，以及FPGA平台的工业标准设计工具。熟悉并提高基于FPGA的设计流程：12345。此外，你将学习和研究I2c协议和fir的数字实现。
2023-03-28 19:47:13
183
原创 密码锁设计-verilog及仿真
败次数+1，显示对应数量红灯，若累计3次则系统锁住，数码管显示ffffffff，C. 若已设置密码：按S3可以验证密码，通过小键盘逐位输入密码，输入满三位。D. 每次进入新状态，数码管清除上个状态的输入，每个状态下，同步显示键盘输。后按S5确定，如果正确则进入解锁状态，累计失败次数清零，不正确则累计失。入到数码管，显示方式不限，只需要逐位显示3个数字即可。B. 若已解锁，或未设置密码：按S2设置密码，通过4。实现3位数字的密码锁，每位数字取值1、2、3。输入满三位后按S5确定，成功后GLD0亮；
2023-03-28 19:39:05
1302
原创 Project part1 – 8-bit ALU Design+Project part 2: 8-bit microprocessor
part1:part2:ALU代码：run//ALUmodule ALUa+b :a-b :~(a|b) :a :8’b0 :8’b0;//end1’b1:1’b0;endmodule仿真图：control代码：input C,if(!C) beginend。
2023-03-23 20:15:20
343
原创 FPGA打砖块游戏设计（有上板照片）VHDL
这是一款经典打砖块游戏，我们的努力让它更精致更好玩，我们将它取名为打砖块游戏（Flyball），以下是该系统的一些基本功能： 画面简约而经典，色彩绚丽而活泼，动画流畅 玩家顺序挑战3个不同难度的级别，趣味十足 计分功能，卡通字母数字 4条生命值，由生命条显示 游戏结束画面，缓缓浮起与缤纷刷色的特效 四键操作，可复位，可暂停，高灵敏 96块砖拼出可爱的“囧”字，方便更改 碰挡板非镜面反射 初始启动，随机的发射速度。
2023-03-23 20:06:59
1249
原创 DE1开发板verilog实现简易乒乓球游戏（有上板照片验证）
实现在乒乓球游戏设计，使用PS2键盘的输入和VGA显示器的输出，在显示器上可以看到两个板子控制小球的反弹。软件平台：Quartus II 19.1。开发平台：DE1开发板。下载链接：（后续上传）
2023-03-13 18:46:49
619
1
JEPG Encoder IP verilog设计及实现
2023-10-07
基于FPGA的拔河游戏设计
2023-10-06
基于FPGA点阵显示屏设计
2023-09-16
verilog设计实现8b-10b编码器包括3b4b,5b6b 及modelsim仿真
2023-04-22
verilog实现并行CRC校验及仿真
2023-04-22
使用verilog设计实现QR分解
2023-02-07
同步FIFO设计verilog设计及仿真
2023-01-31
verilog实现计算器设计
2023-01-24
数字心电图仪综合系统设计与实现verilog
2022-12-14
Nexys4DDR+OV7670实现sobel算子边缘检测系统
2022-12-13
Nexys4 DDR + OV7670 摄像头实时监控系统
2022-12-13
基于FPGA的ADC数据采集蓝牙传输系统设计，及报告
2022-12-12
Network-UART VHDL设计及仿真实现
2022-12-12
verilog实现电子投票箱设计
2022-12-12
基于FPGA多通道数据采集系统verilog设计
2022-12-12
基于VHDL超声波测距实验
2022-12-12
7人表决电路设计verilog及报告
2022-12-12
乒乓球游戏电路设计 VHDL eda技术 课程设计 ，使用quartusII 、vivado、ISE等EDA工具均可
2022-12-08
基于FPGA的序列检测器
2022-10-05
基于FPGA的误码检测，课程设计
2022-10-01
verilog实现基于FPGA的通信信号源设计
2022-10-01
基于FPGA的数字秒表设计
2022-10-01
基于FPGA的实现一款简易电子密码锁
2022-09-27
基于FPGA的交通信号灯设计
2022-09-13
基于FPGA的飞机的小游戏
2022-09-06
基于FPGA的电压表与串口通信，本系统包括AD采集和串口通信两个部分
2022-08-30
VHDL设计实现I2C总线，完整工程及全套流程介绍
2022-08-28
sha3算法verilog设计及modelsim仿真
2022-08-21
基于FPGA的fir滤波器设计verilog实现，可以直接拿来做设计使用。
2022-08-05
基于FPGA的DDS任意波形输出
2022-07-28
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