北航计算机组成实验课,北航计算机组成实验Project4

【实例简介】

Project4 VerilogHDL完成单周期处理器开发

适合北航计算机系的学生

1.处理器应 MIPS-Lite3 指令集。

a)MIPS-Lite3＝{MIPS-Lite2，addi，addiu， slt，j，jal，jr}。

b) MIPS-Lite2 指令集：addu，subu，ori，lw，sw，beq，lui。

c)addi 可以不支持溢出。

2.处理器为单周期设计。

【实例截图】

【核心代码】

Project4

└── Project4

├── My_data.txt

├── My_test.asm

├── My_test.txt

├── Project4 VerilogHDL完成单周期处理器开发(2013.12.2).pdf

└── workspace

├── My_data.txt

├── My_test.txt

├── bitwise_xor.v

├── code.txt

├── control

│   ├── ctrl.v

│   └── ctrl.v.bak

├── cpu_wave.do

├── cpu_wave_2.do

├── data.txt

├── datapath

│   ├── alu.v

│   ├── alu.v.bak

│   ├── dm.v

│   ├── dm.v.bak

│   ├── ext.v

│   ├── ext.v.bak

│   ├── gpr.v

│   ├── im.v

│   ├── im.v.bak

│   ├── mux.v

│   ├── mux.v.bak

│   ├── npc.v

│   ├── npc.v.bak

│   ├── pc.v

│   └── pc.v.bak

├── head_mips.v

├── head_mips.v.bak

├── mips.v

├── mips.v.bak

├── modelsim.ini

├── pro4.cr.mti

├── pro4.mpf

├── testbench.v

├── testbench.v.bak

├── transcript

├── vish_stacktrace.vstf

└── vsim.wlf

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