SPI、I2C、I2S

1. SPI总线

1.1 基础概念：

• 技术性能

  SPI接口是Motorola 首先提出的全双工三线同步串行外围接口，采用主从模式（Master Slave）架构；支持多slave模式应用，一般仅支持单Master。时钟由Master控制，在时钟移位脉冲下，数据按位传输，高位在前，低位在后（MSB first）；SPI接口有2根单向数据线，为全双工通信，目前应用中的数据速率可达几Mbps的水平

• SPI结构示意图

SPI接口共有4根信号线，分别是：串行输出数据线、串行输入数据线、时钟线、设备选择线。

（1）MOSI：主器件数据输出，从器件数据输入
（2）MISO：主器件数据输入，从器件数据输出
（3）SCLK ：时钟信号，由主器件产生
（4）/SS：从器件使能信号，由主器件控制

• 时钟极性和时钟相位

  在SPI操作中，最重要的两项设置就是时钟极性（CPOL或UCCKPL）和时钟相位（CPHA或UCCKPH）。时钟极性设置时钟空闲时的电平，时钟相位设
  置读取数据和发送数据的时钟沿。

  主机和从机的发送数据是同时完成的，两者的接收数据也是同时完成的。所以为了保证主从机正确通信，应使得它们的SPI具有相同的时钟极性和
  时钟相位。

          
SPI接口时钟配置心得：在主设备这边配置SPI接口时钟的时候一定要弄清楚从设备的时钟要求，因为主设备这边的时钟极性和相位都是以从设备为
基准的。因此在时钟极性的配置上一定要搞清楚从设备是在时钟的上升沿还是下降沿接收数据，是在时钟的下降沿还是上升沿输出数据

• 优缺点

       SPI接口具有如下优点：

       1) 支持全双工操作；

       2) 操作简单；

       3) 数据传输速率较高。

      同时，它也具有如下缺点：

      1) 需要占用主机较多的口线（每个从机都需要一根片选线）；

      2) 只支持单个主机。

      3) 没有指定的流控制，没有应答机制确认是否接收到数据。

1.2传输时序：

SPI接口在内部硬件实际上是两个简单的移位寄存器,传输的数据为8位，在主器件产生的从器件使能信号和移位脉冲下，按位传输，高位在前，低位在后。如下图所示，在SCLK的下降沿上数据改变，上升沿一位数据被存入移位寄存器。

 在一个SPI时钟周期内，会完成如下操作：

1) 主机通过MOSI线发送1位数据，从机通过该线读取这1位数据；

2) 从机通过MISO线发送1位数据，主机通过该线读取这1位数据。

这是通过移位寄存器来实现的。如下图所示，主机和从机各有一个移位寄存器，且二者连接成环。随着时钟脉冲，数据按照从高位到低位的方式依次移出主机寄存器和从机寄存器，并且依次移入从机寄存器和主机寄存器。当寄存器中的内容全部移出时，相当于完成了两个寄存器内容的交换。

SPI总线协议及SPI时序图详解

嵌入式工程师常用的IIC和SPI总线协议，今天来说透！

SPI总线 通俗易懂讲解

【博文汇总】SPI总线学习

2. I2C

2.1 I2C数据发送全过程：

IIC 通信过程大概如下。首先，主设备发一个START信号，这个信号就像对所有其它设备喊：请大家注意！然后其它设备开始监听总线以准备接收数据。接着，主设备发送一个7位设备地址加一位的读写操作的数据帧。当所设备接收数据后，比对地址自己是否目标设备。如果比对不符，设备进入等待状态，等待STOP信号的来临；如果比对相符，设备会发送一个应答信号——ACKNOWLEDGE作回应。

当主设备收到应答后便开始传送或接收数据。数据帧大小为8位，尾随一位的应答信号。主设备发送数据，从设备应答；相反主设备接数据，主设备应答。当数据传送完毕，主设备发送一个STOP信号，向其它设备宣告释放总线，其它设备回到初始状态。

【博文汇总】I2C总线学习

I2C总线时序模拟（二）-加深理解总线协议

嵌入式工程师常用的IIC和SPI总线协议，今天来说透！

2.2 原理：

1、 在I2C总线上传送的每一位数据都有一个时钟脉冲相对应（或同步控制），即在SCL串行时钟的配合下，在SDA上逐位地串行传送每一位数据。进行数据传送时，在SCL呈现高电平期间，SDA上的电平必须保持稳定，低电平为数据0，高电平为数据1。只有在SCL为低电平期间，才允许SDA上的电平改变状态

为什么IIC总线进行数据发送时，时钟信号为高电平期间，数据线上的数据必须保持数据稳定？？？这是因为会在高电平期间采集总线上的数据，如果此时总线上的数据不稳定，会导致采集的数据和发送的数据不一致，从而关闭发送(类似仲裁失败)。协议规定只有在时钟信号为低电平期间，数据线上的高电平或低电平才允许变化，这是因为BSD7中的数据是在时钟下降沿发出的，且不会在时钟脉冲低电平期间采集总线上的数据。

2、无论读与写，都是在时钟线为低时把数据送到数据总线上，在高时采样数据，把数据锁存到内部，所以读之前先把时钟线拉低，做好准备(数据线为高表示释放数据线)，为接下来读数据做好准备。也就是时钟信号为低时，数据线上的高低电平才允许变化，时钟信号为高时，数据总线上的数据必须保持稳定。

3、起始信号产生后，总线为被占用状态(SDA拉低)；终止信号产生后，总线为空闲状态(SCL被释放了)。

4、接收器件收到一个完整的数据字节后有可能需要完成一些其它工作，如处理中断，可能无法立刻接收下一字节，这时从机将SCL拉成低电平，从而使主机处于等待状态。直到从机准备好接收下一字节，再释放SCL线使之为高，从而数据传送可继续进行。数据线上的数据是在时钟信号为高时被采样。

5、当主机接收数据时，它收到最后一个数据字节后，必须向从机发出一结束信号。这个信号是由对从机的非应答来实现的。然后，从机释放SDA线，以允许主机产生终止信号。

3. I2S

3.1 基础概念：

• I2S硬件接口定义

  串行时钟SCLK，也叫位时钟（BCLK），即对应数字音频的每一位数据，SCLK都有1个脉冲，SCLK的频率=2采样频率采样位数。

  帧时钟LRCK，用于切换左右声道的数据，1为左声道，0为右声道，LRCK频率等于采样频率。

  串行数据SD，就是用二进制补码表示的音频数据。

  有时为了使系统能够更好地同步，还需要另外一个信号MCLK，称为主时钟，也叫系统时钟（sys clock），一般是采样频率的256倍或是384倍。切记，MCLK并不是必须的。可有可无，看设计要求。

• 电气连接

IIS是比较简单的数字接口协议，没有地址或设备选择机制,在IIS总线上，只能同时存在一个主设备和发送设备。
主设备可以是发送设备，也可以是接收设备，或是协调发送设备和接受设备的其它控制设备。
在IIS系统中，提供时钟的设备为主设备。

Linux下的I2S驱动学习

I2S协议

I2S音频总线学习

转载于:https://www.cnblogs.com/agui125/p/10309603.html