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逻辑门组件最多可以有32个输入，实际电路中有这样的逻辑门吗？

实际的门电路，输入端的个数不能随意改变，而logisim平台可以改，是系统具有很多智能功能

设计同步时序逻辑电路时到底采用Moore型还是Mealey型？二者有什么差异？

这个不一定，要看具体的设计。Moore型的输出仅与当前状态有关，Mealey型的输出与当前状态和外部输入均有关。具体设计同步时序逻辑电路时考虑与输出相关的信号来源就可以决定采用的状态机类型。

采用分层设计，模块化的方式构造数字系统的方法有什么好处？

模块化的方式中心思想是“分而治之”。

好处：

可以使得数字系统的设计需求细化，降低开发复杂度，从而对局部的工作原理更加清晰透彻。

模块化的组件有利于复用。

搭建整体系统时，可以使得系统视图清爽易懂。

汉字字库能否显示ASCII字符，为什么？

如何识别一个字符是汉字还是ASCII字符？汉字字库能否显示ASCII字符，能否显示“鼈”这个汉字，为什么？

不可以，汉字字符以双字节表示，而ASCII字符以单字节表示。但是如果将ASCII字符扩充为双字节，字库里面也设置相对应的区位码，应该也是可以显示的，这个是编码的问题。

快速加法器设计实验

1)假设所有门电路延迟都是T，尝试分析4位快速加法器与4位串行加法器的时间延迟？

2)32位，64位快速加法器时间延迟是多少？

2)在CPU中运算器中可控加减法电路中的Sub信号何时会产生，由随产生，依据是什么？

1)假设所有门电路延迟都是T，那么4位快速加法器的最高位进位信号延迟是3T，再经全加器的3T，延迟是6T。而4位串行加法器的延迟是3T*4，延迟12T。

2)32位快速加法器无论采用2个16位串联，还是64位3级级联，最高位进位信号延迟都是3T(4位快速加法器)+2T(低16位LS182或二级LS182)+2T(高16位LS182或三

级LS182)=7T。再经过全加器的3T延迟，总共延迟10T。64位快速加法器最好采用3级LS182级联的方式设计，这样最高位的进位信号延迟是3T(4位快速加法器)+

2T(二级LS182)+2T(三级LS182)=7T，再经全加器的3T延迟，总共延迟还是10T。

3)在CPU中运算器中可控加减法电路中的Sub信号在做减法时由控制器产生。

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课程目录

1、实验环境概述

2 数字逻辑基础实验 (数字逻辑)

3 数据表示实验 (组成原理)

4 运算器设计

5 存储系统设计

6 MIPS CPU设计

7. MIPS指令流水线设计(系统结构)