引脚定义

 这些引脚大致分为四个部分，即时钟信号（CLK）、地址总线（A0-A11/BA0-1）、数据总线（DQ0-DQ15）、控制信号（LDQM/UDQM/CS/WE/CAS/RAS/CKE）。

         时钟信号在前面已经做过约束，即FPGA器件内部定义为sdram_clk的引脚，对于SDRAM芯片而言这是一个外部输入（FPGA输出）的时钟信号。控制信号中LDQM/UDQM分别控制数据总线的低字节和高字节是否有效，通常均拉低，表示高低字节的数据都有效；CS是片选信号，WE是写选通信号，CAS是列选通信号，RAS是行选通信号，CKE是时钟有效信号，这五个信号的不同电平组合（满足一定时序要求）构成了不同的SDRAM控制指令。

 

标准的JTAG接口是4线：TMS、TCK、TDI、TDO，分别为模式选择、时钟、数据输入和数据输出线。

 

 

 

EPCS配置器件与所配置的FPGA器件的连接引脚有时钟输入管脚DCLK。可为串行数据的传送提供时钟，一般由FPGA发送；其次是串行数据输出管脚DATA，用于向FPGA传送配置数据；第三是主动串行数据输入管脚ASDI，负责接收来自FPGA的不同字符串以实现对EPCS的读写控制；另外，还有片选信号nCS。

用AS模式配置Altera的FPGA时，若CONF_DONE没有变高或过早变高,FPGA会把nSTATUS拉低(实际上是拉低一个时钟周期)，提示要重新配置。若配置成功了，FPGA会释放CONF_DONE，这是外部的上拉电阻会把CONF_DONE拉高，然后初始化开始。

CONF_DONE是一个漏极开路(OD)的输出，在FPGA配置过程中或配置失败时拉低，在配置完成时释放成高阻态。
在楼主的电路中，CONF_DONE拉低时Q1的EC结导通，D1被点亮；CONF_DONE高阻时Q1的EC结截止，D1不亮。因此D1的亮灭可以指示FPGA配置是否完成/成功。
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