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Reborn Lee

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原创 FPGA/IC Technology Exchange

FPGA/ASIC

2021-03-16 23:49:00 3669 11

原创 FPGA的设计艺术(1)FPGA的硬件架构

FPGA是一个很神奇的器件,工程师可以在上面做游戏或者说工程师每天都在上面做游戏,通过搭积木的方式,还能设计出精美绝伦,纷繁复杂,奇妙无比的电路,这使用器件搭建几乎是做不到的,因为太庞大!这种设计也只能在FPGA或者专用的IC中能够实现,IC只能定制,可是FPGA却可以反复使用,每一次都可以是不同的电路,因此,FPGA目前的应用十分广泛,在很多关键领域,也是香饽饽一样的存在。

2021-03-06 20:39:40 7713 5

原创 FPGA逻辑设计回顾(4)亚稳态与单比特脉冲信号的CDC处理问题

亚稳态是指触发器无法在特定时间内达到已知状态。当触发器进入亚稳状态时,您既无法预测元件的输出电压电平,也无法预测输出何时将稳定至正确的电压电平。在此稳定时间内,触发器的输出处于某个中间电压电平,或者可能振荡,并且可以级联无效的输出电平,以使触发器在信号路径的更下方。

2021-01-17 00:20:00 4635 4

原创 FPGA逻辑设计回顾(6)多比特信号的CDC处理方式之异步FIFO

本文更新了过去对异步FIFO的设计!

2021-01-15 23:02:13 4193 5

原创 高速串行总线的设计基础(一)同步时序模型介绍

大体上,有三种时序模型用于芯片间通信,那就是系统同步,源同步以及自同步

2020-12-09 23:25:14 3616

原创 FPGA设计心得(10)关于行为仿真的一点观点

不同仿真平台对极端仿真情况的观点不一致,为了避免这种情况且让仿真有意义,我们需要避开极端的赋值情况。

2020-08-20 20:46:53 3714 1

原创 【逻辑电路】for循环的等价展开电路

从功能的角度来看,上述这几种方式去替代我们的for写法均可,但是有时候,使用for循环最为方便,例如我们的输入特别多,我们使用if,那样会让我们的代码行数非常多,显得臃肿不堪,可效率低下,这时候for循环就可大显身手。

2022-04-17 12:24:48 3655 4

原创 【静态时序分析】如何寻找时序分析的起点与终点

教你寻找时序路径的起点和终点?

2022-04-17 01:09:45 3957

原创 【Vivado工具使用技巧】如何快速查看一个工程的器件型号

合理利用vivado软件的各种资源,快速得到想要的信息

2022-04-15 21:51:23 4981

原创 aurora IP中选择了小端支持,但小端体现在了什么地方呢?

aurora IP中选择了小端支持,但小端体现在了什么地方呢?

2021-12-03 23:13:48 2029 1

原创 TX Pattern Generator功能块

伪随机比特序列(PRBS)通常用于测试高速链接的信号完整性。这些序列看起来是随机的,但具有特定的属性,可用于测量链路的质量。

2021-11-07 03:46:15 2038

原创 GT Transceiver的TX Buffer功能块

GTX/GTH收发器的TX数据通路有两个用于PCS的内部并行时钟域:PMA并行时钟域(XCLK)和TXUSRCLK域。为了传输数据,XCLK速率必须与TXUSRCLK速率相匹配,并且必须解决两个域之间的所有相位差。

2021-11-06 21:46:51 2286

原创 TX的8B/10B编码功能

许多协议对输出数据使用8B/10B编码。8B/10B是一种行业标准的编码方案,它用每个字节的两个比特的开销来换取实现的直流平衡和bounded disparity,以允许合理的时钟恢复。

2021-11-06 18:17:21 2423 1

原创 GT Transceiver的动态重配置端口

动态重新配置端口(DRP)允许动态改变GTXE2_CHANNEL/GTHE2_CHANNEL和GTXE2_COMMON/GTHE2_COMMON原语的参数。

2021-11-06 01:55:47 3464 1

原创 GT Transceiver的回环模式

回环模式是transceiver数据通路的专门配置,其中数据流被折返到源头。通常情况下,传输一个特定的数据流,然后进行比较以检查错误。

2021-11-06 01:04:41 4577 3

原创 GT Transceiver的电源控制

CPLLPD端口直接影响CHANNEL PLL,而QPLLPD端口直接影响QUAD PLL。

2021-10-30 19:32:15 1815

原创 GT Transceiver的复位与初始化(4)RX初始化和复位流程

GTX/GTH收发器RX使用一个复位状态机来控制复位过程。由于其复杂性,GTX/GTH收发器RX被划分为比GTX/GTH收发器TX更多的复位区域。

2021-10-29 00:46:23 2121 1

原创 GT Transceiver的复位与初始化(3)TX初始化和复位流程

GTX/GTH收发器TX使用一个复位状态机来控制复位过程。GTX/GTH收发器TX被划分为两个复位区域,TX PMA和TX PCS。

2021-10-27 00:01:25 1828

原创 GT Transceiver的复位与初始化(2)CPLL复位以及QPLL复位

在使用QPLL之前,必须对其进行复位。

2021-10-24 02:34:50 3572

原创 FPGA 核和FPGA Fabric的区别是什么?

FPGA fabric主要是指FPGA互连矩阵和嵌入其中的CLBs。

2021-10-17 23:45:32 3462

原创 GT Transceiver中的重要时钟及其关系(6)TXUSRCLK以及TXUSRCLK2的用途与关系

TXUSRCLK2是进入GTX/GTH Transceiver TX端所有信号的主要同步时钟。进入GTX/GTH Transceiver TX端的大多数信号都是在TXUSRCLK2的正沿上采样的。

2021-10-17 08:00:00 1789

原创 GT Transceiver中的重要时钟及其关系(7)TXUSRCLK以及TXUSRCLK2的产生

根据TXUSRCLK和TXUSRCLK2的频率,有不同的方式可以使用FPGA时钟资源来驱动TX接口的并行时钟。

2021-10-16 16:19:40 1852

原创 GT Transceiver中的重要时钟及其关系(5)QPLL的工作原理介绍

QPLL输出为同一Quad内的每个transceiver的TX和RX时钟分频器块提供信号,该块控制PMA和PCS块使用的串行和并行时钟的生成。

2021-10-16 12:00:00 2026

原创 GT Transceiver中的重要时钟及其关系(4)CPLL的工作原理介绍

介绍决定了PLL时钟输出频率以及transceiver的线速率的两个公式

2021-10-15 00:08:37 2201

原创 GT Transceiver中的重要时钟及其关系(3)多个外部参考时钟使用模型

参考时钟选择结构的灵活性允许QUAD中的每个Transceiver都可以访问上下QUAD中的专用参考时钟。

2021-10-14 00:02:53 1993 3

原创 GT Transceiver中的重要时钟及其关系(2)单个外部参考时钟使用模型

单个外部参考时钟也可以驱动多个QUAD中的多个Transceiver

2021-10-13 00:04:31 1799

原创 GT Transceiver中的重要时钟及其关系(1)GT Transceiver参考时钟

Transceiver的时钟,名称多,关系复杂,让初次接触它的工程师,苦不堪言。

2021-10-10 23:41:03 2982 2

原创 GT Transceiver的总体架构梳理

对于7系列的FPGA,共有3个系列,每个系列都有各自的高速收发器,称为吉比特收发器,即Gigabit Transceiver,简称为GT。

2021-10-09 00:30:44 2355 7

原创 Vivado中用于时钟操作的几个Tcl命令

理论上,使用Tcl可以在Vivado上完成一切操作,但是没必要,因为命令太多,很难记忆,我们只需要知道几个常用的即可,方便我们使用Vivado。

2021-10-07 23:11:13 6120

原创 时序分析中的关键术语

本文就针对时序分析中常用的术语,给予简单介绍。

2021-10-02 00:15:37 1745

原创 Vivado如何计算关键路径的保持时间裕量?

保持时间是要求数据延迟(数据到达时间)必须大于一定的时间(数据要求时间),这个时间是时钟的偏斜加上保持时间。

2021-09-26 00:56:11 1713

原创 Vivado如何计算关键路径的建立时间裕量?(实践篇)

Vivado实际时如何分析建立时间裕量的呢?实践告诉你。

2021-09-25 15:25:44 2022

原创 Vivado如何计算关键路径的建立时间裕量?(理论分析篇)

时序分析的一个原则是目的寄存器要能稳定的采样到源寄存器发送的数据

2021-09-25 01:30:17 1919

原创 FPGA的设计艺术(18)如何使用Verilog中的数组对存储器进行建模?

Verilog中的二维数组很有用,可以使用for以及generate for配合二维数组进行使用,可以代替大量寄存器的场合,其实大量同类寄存器可以使用存储器进行代替,Verilog中可以使用二维数组对存储器进行建模。

2021-09-21 01:52:39 4885 1

原创 TCL中Ports/Pins/Nets/Cells/Clocks之间的交互关系?

Ports/Pins/Nets/Cells/Clocks之间都有着相互的联系,如果存在的话,可以相互获取。

2021-09-21 01:48:12 2126

原创 TCL中关于Nets的一些用法?

net是连接pin与pin或者pin与port的桥梁

2021-09-21 00:18:52 1457

原创 TCL中关于Cells的一些使用方法?

cell的引脚是pin,我们上篇博文中的pins都是cell上的pins,也就是模块的引脚。如果模块是顶层模块,那模块的引脚也称为管脚,叫做ports,具有具体的位置信息。

2021-09-20 23:49:18 2835

原创 TCL中关于Pins的一些使用方法?

在看时序报告时,内部器件以及走线延迟,都是这种形式,一眼就知道,有一种熟悉感,有利于我们理解这些之外的内容

2021-09-20 18:53:43 2065

原创 TCL中关于管脚(Ports)的一些使用方法?

水滴石穿,一次记不住,那就多次!分解记忆。今天的内容是ports相关的TCL命令

2021-09-20 16:26:54 1950

原创 逻辑设计中复位的稳妥处理方法?

如果你的设计对复位敏感,那么就应该考虑复位设计了,这里提供一种通用的设计方法。

2021-09-20 01:14:17 1680

可逆计数器(内含文档及Verilog HDL设计代码)

可逆计数器是一种双向计数器,可以进行递增计数,也可以进行递减计数,根据计数控制信号的不同,在时钟脉冲的作用下,计数器可以进行加1或减1的操作。 下面描述的是一个位宽为4的可逆计数器,即该计数器在不同控制信号下可以分别实现加法计数和减法计数的功能。

2018-05-19

环形计数器、扭环计数器(内含文档及verilog HDL代码)

移位型计数器包括环形计数器以及扭环计数器,原理差不多,几乎相同,但又各自有各自的精彩之处。本资源包括二者的Verilog HDL设计代码以及文档分析。

2018-05-19

反馈清零以及反馈置数计数器(内含Verilog HDL代码及文档)

任意模值计数器包含反馈清零计数器以及反馈置数计数器等,本文档给出了反馈清零计数器和反馈置数计数器的verilog设计代码以及文档描述,仿真等

2018-05-19

模60计数器(通过计数器级联得到)

下面描述的是一个模60计数器,该计数器通过将模10计数器和模6计数器级联的方式构成,每当模10计数器计数到1001时,模6计数器就会计数加1,直至计数到60时,即模6计数器到达0101、模10计数器到达1001时,计数状态又回到00000000,然后重新计数。

2018-05-19

数字时钟计数器(包含代码及说明文档)

简单的数字时钟计数器,其实现方法也是通过计数器的级联,由两个模60计数器和一个模24计数器子模块共同构成,下面的这段代码采用结构性描述方法,U1,U2,U3为调用的两个模60计数器和一个模24计数器子模块,模60计数器实现分秒的计数,模24计数器实现小时的计数。

2018-05-19

乘法器的verilog HDL设计汇总

从做实验遇到Wallace树乘法器开始,对乘法器的理解受到了阻碍,于是接下来的一个星期,专门研究汇总乘法器的verilog HDL设计,最终算是大概完成。这里给出了7种乘法器的设计。希望遇到问题而无助的你能够找到方向。

2018-05-15

移位相加乘法器的verilog HDL设计代码

从被乘数的最低位开始判断,若为1,则乘数左移i(i=0,1...(WIDTH-1))位后,与上一次和相加;若为0,则乘数左移i位后,以0相加。直至被乘数的最高位。

2018-05-15

流水线乘法器verilog HDL代码设计

多级流水线结构,是一种并行的方式,将相邻的两个部分的结果再加到最终的输出乘积上,即排列成一个二叉树形式的结构。

2018-05-15

串行乘法器verilog HDL设计代码

移位相加法乘法器设计原理是从被乘数的最低位开始判断,若为1,则乘数左移i(i=0,1...(WIDTH-1))位后,与上一次和相加;若为0,则乘数左移i位后,以0相加,直至被乘数的最高位。

2018-05-15

查表法乘法器verilog HDL设计代码及其测试文件

查找表乘法器就是将乘积放在存储器中,将操作数作为地址访问存储器,得到的输出结果就是乘法器的运算结果。这种乘法器的运算速度就等于所使用的存储器的速度,一般用于较小规模的乘法器。

2018-05-15

复数乘法器的verilog HDL设计代码及其测试文件(修改版)

本压缩文件包括复数乘法器以及其测试文件,复数乘法器本身原理简单,但其乘积项运用到了Wallace树乘法器,所以本代码是在Wallace树乘法器的基础上的复数乘法器。

2018-05-15

向量乘法器的verilog HDL设计代码及其测试文件(修改版)

本压缩文件包括向量乘法器以及其测试文件,向量乘法器本身原理简单,但其乘积项运用到了Wallace树乘法器,所以本代码是在Wallace树乘法器的基础上的向量乘法器。

2018-05-15

向量乘法器的verilog HDL设计代码

基于Wallace乘法器生成乘积项,向量乘法器自然而然得到。

2018-05-14

复数乘法器的verilog HDL设计代码

复数乘法器本身十分很简单,这里复数乘法器的乘积项的计算调用了wallace树乘法器,故本乘法器的verilog HDL代码中包括了wallace树乘法器模块。仔细内容请浏览我的博客。

2018-05-14

Wallace树乘法器专题研究

看了很多个博客,看了很多本书,就为了研究一个wallace树乘法器,研究了几天,没有任何一个资源把这个问题写的仔仔细细,明明白白,痛苦万分。功夫不负有心人,经过几天的研究以及同学的帮助,最终解决了这个问题,于是同大家分享。希望你们遇到这个问题能够前进地更容易点。

2018-05-14

Wallace树乘法器verilog代码

在乘法器的设计中采用树形乘法器,可以减少关键路径和所需的加法器单元数目,Wallace树乘法器就是其中的一种。下面以一个4*4位乘法器为例介绍Wallace树乘法器及其Verilog HDL实现。

2018-05-14

巴克码相关器设计

巴克码相关器能够检测巴克码序列峰值,并且能够在1bits错误的情况下检测巴克码序列峰值。

2018-05-05

数字频率计verilog代码

设计一个8位数字显示的简易频率计。能够测试10Hz~10MHz的防波信号。电路的基准时钟为1Hz,要求测量值以8421BCD码形式输出。系统有复位键。

2018-05-05

chapter2_clocks_resets

文中谈到了FPGA以及ASIC设计中的复位策略,对于实际工程实践以及笔试面试还有专业人员阅读都是很好的资料,复位是一个常谈的话题,这个文档就能让你明白复位的设计。

2020-06-10

AN10007-Jitter-and-measurement

时钟抖动问题很常见,也是笔试面试常考的内容,该文档提供了时钟抖动的定义以及测量方式,对于想要了解时钟抖动的学生以及专业人士可以参考。

2020-06-10

Best-FPGA-Development-Practices-2014-02-20

这是一篇讲解FPGA开发的论文,从PCB设计、RTL设计以及FPGA设计的各种流程都有涉及,有兴趣的可以看下!

2020-06-10

aurora_8b10b_0_ex_framing.7z

这是一个用户接口格式为framing格式的aurora协议工程,配合博客使用:https://reborn.blog.csdn.net/article/details/106088264 详细分析在博客上。

2020-05-14

aurora streaming工程例子程序.zip

自己定制的一个通道的aurora IP核生成的例子程序,包含仿真,仅仅是为了学习aurora协议,streaming 用户接口。

2020-05-13

KC705.rar压缩包

资源内容包括Kc705相关资料,原理图(kc705_Schematic_xtp132_rev1_1)(ug810_KC705_Eval_Bd)(ug883_K7_KC705_Eval_Kit)(xapp554-xadc-layout-guidelines)

2019-12-31

边沿检测与慢时钟同步?

自己写的笔记,然后导出来一个文档,供大家学习使用,爱下不下。

2019-05-08

MOBILE LOCALIZATON METHOD BASED ON MULTIDIMENSIONAL SIMILARITY ANALYSIS

基于噪声子空间的新方法应用于来自三个基站(BS)的到达时间(TOA)测量的最小定位系统。 由于移动台(MS)和BS之间的距离测量类似于它们坐标之间的多维相似性(MDS),我们将MS坐标表示为BS坐标的线性组合,其中权重向量位于噪声中 MDS矩阵的子空间。 证明了当由三个BS形成的三角形作为参考框架时,该权重向量是MS的区域坐标。 --------------------- 作者:李锐博恩(Reborn) 来源:CSDN 原文:https://blog.csdn.net/Reborn_Lee/article/details/84202353 版权声明:本文为博主原创文章,转载请附上博文链接!

2018-11-18

阵列信号处理及其MATLAB实现

很多人求之不得的一本书,这本书对于阵列信号处理的学习至关重要,可以这么难说,弄懂了这本书,你的科研道路将会容易很多,但是弄懂也不容易哦。

2018-11-15

如何理解贝叶斯公式?

知乎上对贝叶斯公式的理解,对我有帮助,把它存在了笔记上,现在不用笔记了,所以为了资源的丢失,上上传上来吧,如果你也需要,岂不更好?

2018-09-30

Spartan-6 Libraries Guide for HDL Designs

本文档是Spartan-6的设计元素用户手册,包括各种原语,IP核以及硬件宏等底层资源的详细讲解。

2018-08-11

EV10AQ190(ADC采样芯片)数据手册

本ADC采样芯片说明书说明了ADC采样的工作模式,以及一些时序图,对硬件的学习很有帮助!

2018-07-15

西电数值分析ppt合集

数值积分是一门重要的学科,展现了一些列运算的数值计算方法,这些方法可以直接应用到计算机中,例如微积分运算,曾在高等数学中计算的方法,不适合用于编程实现,或者计算机实现,而数值积分正是研究这些问题的,数值积分内容很多,需要认真研究。本教程只包括知识点的介绍,不包括计算机编程的知识。

2018-07-12

数值分析总览

本讲义为数值分析讲义的绪论,大体介绍了数值分析的发展,以及数值分析解决的一些列问题,让我们对数值分析有一个总体的认识,这是后面学习的一个铺垫,同时,本教程也讲了绝对误差,相对误差,有效数字以及它们之间的关系,仔细阅读能让人受益匪浅。

2018-06-28

插值与曲线拟合专题

插值问题和函数逼近问题都可归结为函数逼近问题,本文档重要讲插值法,包括一般插值概念,由于其局限性,由此引申到拉格朗日插值,牛顿插值,分段低次插值等等。

2018-06-28

信号产生器

内含状态转移类型信号产生器、移位寄存器型信号产生器、计数器加组合输出网络类型信号产生器

2018-05-20

8421BCD码计数器(内含文档及Verilog HDL设计代码)

计数器实现的模制为24,clr为异步清零信号,当时钟上升沿到来或clr下降沿到来, clr = 0时,计数器清零为0000_0000。该计数器的计数过程为,当输出信号的低4位(即 dout[3:0])从0000计数到1001后(即十进制的0 ~ 9),高4位(即dout[3:4])计数加1,当计数计到23时(即0010_0011),计数器又清零为0000_0000,然后重新开始计数。

2018-05-19

空空如也

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