【逻辑电路】for循环的等价展开电路 从功能的角度来看,上述这几种方式去替代我们的for写法均可,但是有时候,使用for循环最为方便,例如我们的输入特别多,我们使用if,那样会让我们的代码行数非常多,显得臃肿不堪,可效率低下,这时候for循环就可大显身手。
GT Transceiver的TX Buffer功能块 GTX/GTH收发器的TX数据通路有两个用于PCS的内部并行时钟域:PMA并行时钟域(XCLK)和TXUSRCLK域。为了传输数据,XCLK速率必须与TXUSRCLK速率相匹配,并且必须解决两个域之间的所有相位差。
TX的8B/10B编码功能 许多协议对输出数据使用8B/10B编码。8B/10B是一种行业标准的编码方案,它用每个字节的两个比特的开销来换取实现的直流平衡和bounded disparity,以允许合理的时钟恢复。
GT Transceiver的动态重配置端口 动态重新配置端口(DRP)允许动态改变GTXE2_CHANNEL/GTHE2_CHANNEL和GTXE2_COMMON/GTHE2_COMMON原语的参数。
GT Transceiver的复位与初始化(4)RX初始化和复位流程 GTX/GTH收发器RX使用一个复位状态机来控制复位过程。由于其复杂性,GTX/GTH收发器RX被划分为比GTX/GTH收发器TX更多的复位区域。
GT Transceiver的复位与初始化(3)TX初始化和复位流程 GTX/GTH收发器TX使用一个复位状态机来控制复位过程。GTX/GTH收发器TX被划分为两个复位区域,TX PMA和TX PCS。
GT Transceiver中的重要时钟及其关系(6)TXUSRCLK以及TXUSRCLK2的用途与关系 TXUSRCLK2是进入GTX/GTH Transceiver TX端所有信号的主要同步时钟。进入GTX/GTH Transceiver TX端的大多数信号都是在TXUSRCLK2的正沿上采样的。
GT Transceiver中的重要时钟及其关系(7)TXUSRCLK以及TXUSRCLK2的产生 根据TXUSRCLK和TXUSRCLK2的频率,有不同的方式可以使用FPGA时钟资源来驱动TX接口的并行时钟。
GT Transceiver中的重要时钟及其关系(5)QPLL的工作原理介绍 QPLL输出为同一Quad内的每个transceiver的TX和RX时钟分频器块提供信号,该块控制PMA和PCS块使用的串行和并行时钟的生成。