原 【Verilog HDL 训练】第 13 天（存储器、SRAM）
2019-05-18 18:11:09
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转 // synopsys_translate_off，parallel_case 和 full_case
2019-05-18 14:07:25
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原 算术运算的RTL代码规则总结
2019-05-16 11:03:52
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原 【Verilog HDL 训练】第 12 天（数据通路）
2019-05-15 23:07:06
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原 【Verilog HDL 训练】第 11 天（分频电路）
2019-05-15 16:21:48
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原 【 Verilog 】always@（）的敏感源中为什么不能双边沿触发？为什么不能双时钟触发？
2019-05-15 15:47:25
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转 SPI 2 - A simple implementation
2019-05-09 09:56:10
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原 【Verilog HDL 训练】第 10 天（PWM 呼吸灯）
2019-05-08 20:59:19
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原 边沿检测与信号同步？
2019-05-08 17:09:46
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转 SPI 1 - What is SPI?
2019-05-08 14:52:49
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原 【Verilog HDL 训练】第 09 天（按键消抖）
2019-05-07 19:59:02
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原 【Verilog HDL 训练】第 08 天（二进制、Johnson、环形计数器）
2019-05-06 15:40:44
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原 Verilog 中的 function
2019-05-04 15:10:03
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转 Verilog 中的 ^ 的用法
2019-05-04 15:07:09
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原 Verilog 中的移位（算术移位, 逻辑移位, 循环移位）
2019-05-04 14:57:21
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转 Verilog中的二维数组及其初始化
2019-05-04 00:00:13
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原 Verilog系统函数（一） $display
2019-05-03 23:48:21
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原 【Verilog HDL 训练】第 07 天（串并转换）
2019-05-03 17:49:25
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原 【Verilog HDL 训练】第 06 天（边沿检测）
2019-04-29 10:44:03
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