- 博客(1133)
- 资源 (36)
- 收藏
- 关注
![](https://csdnimg.cn/release/blogv2/dist/pc/img/listFixedTop.png)
原创 FPGA的设计艺术(1)FPGA的硬件架构
FPGA是一个很神奇的器件,工程师可以在上面做游戏或者说工程师每天都在上面做游戏,通过搭积木的方式,还能设计出精美绝伦,纷繁复杂,奇妙无比的电路,这使用器件搭建几乎是做不到的,因为太庞大!这种设计也只能在FPGA或者专用的IC中能够实现,IC只能定制,可是FPGA却可以反复使用,每一次都可以是不同的电路,因此,FPGA目前的应用十分广泛,在很多关键领域,也是香饽饽一样的存在。
2021-03-06 20:39:40
8301
5
![](https://csdnimg.cn/release/blogv2/dist/pc/img/listFixedTop.png)
原创 FPGA逻辑设计回顾(4)亚稳态与单比特脉冲信号的CDC处理问题
亚稳态是指触发器无法在特定时间内达到已知状态。当触发器进入亚稳状态时,您既无法预测元件的输出电压电平,也无法预测输出何时将稳定至正确的电压电平。在此稳定时间内,触发器的输出处于某个中间电压电平,或者可能振荡,并且可以级联无效的输出电平,以使触发器在信号路径的更下方。
2021-01-17 00:20:00
4807
4
![](https://csdnimg.cn/release/blogv2/dist/pc/img/listFixedTop.png)
原创 FPGA设计心得(10)关于行为仿真的一点观点
不同仿真平台对极端仿真情况的观点不一致,为了避免这种情况且让仿真有意义,我们需要避开极端的赋值情况。
2020-08-20 20:46:53
3848
1
原创 【逻辑电路】for循环的等价展开电路
从功能的角度来看,上述这几种方式去替代我们的for写法均可,但是有时候,使用for循环最为方便,例如我们的输入特别多,我们使用if,那样会让我们的代码行数非常多,显得臃肿不堪,可效率低下,这时候for循环就可大显身手。
2022-04-17 12:24:48
4188
4
原创 TX Pattern Generator功能块
伪随机比特序列(PRBS)通常用于测试高速链接的信号完整性。这些序列看起来是随机的,但具有特定的属性,可用于测量链路的质量。
2021-11-07 03:46:15
2369
原创 GT Transceiver的TX Buffer功能块
GTX/GTH收发器的TX数据通路有两个用于PCS的内部并行时钟域:PMA并行时钟域(XCLK)和TXUSRCLK域。为了传输数据,XCLK速率必须与TXUSRCLK速率相匹配,并且必须解决两个域之间的所有相位差。
2021-11-06 21:46:51
2760
原创 TX的8B/10B编码功能
许多协议对输出数据使用8B/10B编码。8B/10B是一种行业标准的编码方案,它用每个字节的两个比特的开销来换取实现的直流平衡和bounded disparity,以允许合理的时钟恢复。
2021-11-06 18:17:21
2831
1
原创 GT Transceiver的动态重配置端口
动态重新配置端口(DRP)允许动态改变GTXE2_CHANNEL/GTHE2_CHANNEL和GTXE2_COMMON/GTHE2_COMMON原语的参数。
2021-11-06 01:55:47
4356
1
原创 GT Transceiver的回环模式
回环模式是transceiver数据通路的专门配置,其中数据流被折返到源头。通常情况下,传输一个特定的数据流,然后进行比较以检查错误。
2021-11-06 01:04:41
5810
4
原创 GT Transceiver的复位与初始化(4)RX初始化和复位流程
GTX/GTH收发器RX使用一个复位状态机来控制复位过程。由于其复杂性,GTX/GTH收发器RX被划分为比GTX/GTH收发器TX更多的复位区域。
2021-10-29 00:46:23
2632
1
原创 GT Transceiver的复位与初始化(3)TX初始化和复位流程
GTX/GTH收发器TX使用一个复位状态机来控制复位过程。GTX/GTH收发器TX被划分为两个复位区域,TX PMA和TX PCS。
2021-10-27 00:01:25
2244
原创 GT Transceiver中的重要时钟及其关系(6)TXUSRCLK以及TXUSRCLK2的用途与关系
TXUSRCLK2是进入GTX/GTH Transceiver TX端所有信号的主要同步时钟。进入GTX/GTH Transceiver TX端的大多数信号都是在TXUSRCLK2的正沿上采样的。
2021-10-17 08:00:00
1988
原创 GT Transceiver中的重要时钟及其关系(7)TXUSRCLK以及TXUSRCLK2的产生
根据TXUSRCLK和TXUSRCLK2的频率,有不同的方式可以使用FPGA时钟资源来驱动TX接口的并行时钟。
2021-10-16 16:19:40
2053
原创 GT Transceiver中的重要时钟及其关系(5)QPLL的工作原理介绍
QPLL输出为同一Quad内的每个transceiver的TX和RX时钟分频器块提供信号,该块控制PMA和PCS块使用的串行和并行时钟的生成。
2021-10-16 12:00:00
2352
原创 GT Transceiver中的重要时钟及其关系(4)CPLL的工作原理介绍
介绍决定了PLL时钟输出频率以及transceiver的线速率的两个公式
2021-10-15 00:08:37
2503
原创 GT Transceiver中的重要时钟及其关系(3)多个外部参考时钟使用模型
参考时钟选择结构的灵活性允许QUAD中的每个Transceiver都可以访问上下QUAD中的专用参考时钟。
2021-10-14 00:02:53
2324
3
原创 GT Transceiver中的重要时钟及其关系(2)单个外部参考时钟使用模型
单个外部参考时钟也可以驱动多个QUAD中的多个Transceiver
2021-10-13 00:04:31
1998
原创 GT Transceiver中的重要时钟及其关系(1)GT Transceiver参考时钟
Transceiver的时钟,名称多,关系复杂,让初次接触它的工程师,苦不堪言。
2021-10-10 23:41:03
3404
2
原创 GT Transceiver的总体架构梳理
对于7系列的FPGA,共有3个系列,每个系列都有各自的高速收发器,称为吉比特收发器,即Gigabit Transceiver,简称为GT。
2021-10-09 00:30:44
2688
8
原创 Vivado中用于时钟操作的几个Tcl命令
理论上,使用Tcl可以在Vivado上完成一切操作,但是没必要,因为命令太多,很难记忆,我们只需要知道几个常用的即可,方便我们使用Vivado。
2021-10-07 23:11:13
7103
原创 Vivado如何计算关键路径的保持时间裕量?
保持时间是要求数据延迟(数据到达时间)必须大于一定的时间(数据要求时间),这个时间是时钟的偏斜加上保持时间。
2021-09-26 00:56:11
1875
原创 FPGA的设计艺术(18)如何使用Verilog中的数组对存储器进行建模?
Verilog中的二维数组很有用,可以使用for以及generate for配合二维数组进行使用,可以代替大量寄存器的场合,其实大量同类寄存器可以使用存储器进行代替,Verilog中可以使用二维数组对存储器进行建模。
2021-09-21 01:52:39
6147
1
原创 TCL中Ports/Pins/Nets/Cells/Clocks之间的交互关系?
Ports/Pins/Nets/Cells/Clocks之间都有着相互的联系,如果存在的话,可以相互获取。
2021-09-21 01:48:12
2316
原创 TCL中关于Cells的一些使用方法?
cell的引脚是pin,我们上篇博文中的pins都是cell上的pins,也就是模块的引脚。如果模块是顶层模块,那模块的引脚也称为管脚,叫做ports,具有具体的位置信息。
2021-09-20 23:49:18
3342
原创 TCL中关于Pins的一些使用方法?
在看时序报告时,内部器件以及走线延迟,都是这种形式,一眼就知道,有一种熟悉感,有利于我们理解这些之外的内容
2021-09-20 18:53:43
2515
可逆计数器(内含文档及Verilog HDL设计代码)
2018-05-19
环形计数器、扭环计数器(内含文档及verilog HDL代码)
2018-05-19
反馈清零以及反馈置数计数器(内含Verilog HDL代码及文档)
2018-05-19
模60计数器(通过计数器级联得到)
2018-05-19
数字时钟计数器(包含代码及说明文档)
2018-05-19
乘法器的verilog HDL设计汇总
2018-05-15
移位相加乘法器的verilog HDL设计代码
2018-05-15
串行乘法器verilog HDL设计代码
2018-05-15
查表法乘法器verilog HDL设计代码及其测试文件
2018-05-15
复数乘法器的verilog HDL设计代码及其测试文件(修改版)
2018-05-15
向量乘法器的verilog HDL设计代码及其测试文件(修改版)
2018-05-15
复数乘法器的verilog HDL设计代码
2018-05-14
Wallace树乘法器专题研究
2018-05-14
Wallace树乘法器verilog代码
2018-05-14
数字频率计verilog代码
2018-05-05
chapter2_clocks_resets
2020-06-10
AN10007-Jitter-and-measurement
2020-06-10
Best-FPGA-Development-Practices-2014-02-20
2020-06-10
aurora_8b10b_0_ex_framing.7z
2020-05-14
aurora streaming工程例子程序.zip
2020-05-13
KC705.rar压缩包
2019-12-31
MOBILE LOCALIZATON METHOD BASED ON MULTIDIMENSIONAL SIMILARITY ANALYSIS
2018-11-18
Spartan-6 Libraries Guide for HDL Designs
2018-08-11
西电数值分析ppt合集
2018-07-12
数值分析总览
2018-06-28
8421BCD码计数器(内含文档及Verilog HDL设计代码)
2018-05-19
空空如也
TA创建的收藏夹 TA关注的收藏夹
TA关注的人