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Reborn Lee

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原创 FPGA/ASIC初学者应该学习Verilog还是VHDL?
原力计划

对于FPGA或者ASIC的初学者来说,选择哪种语言貌似应该根据自身的需求而定,例如实验室项目需要使用哪种语言,或者实验室师兄师姐使用了哪种语言,或者导师推荐你学习哪种原因,这都是硬性需求了,因为你需要完成项目的接手,所以必须根据要求而来!但如果你没有这些顾虑呢?该如何做出选择?

2020-06-16 20:10:34 536

原创 FPGA/ASIC笔试面试题集锦(1)知识点高频复现练习题
原力计划

本文其实就是整合了一下去年秋招时总结的笔试题或者各大平台的练习题,只不过去年由于边笔试面试边总结,比较粗糙,这里再次整理润色一下,前人栽树,方便后人乘凉!

2020-06-10 22:11:47 3687 8

原创 FPGA基础知识极简教程(4)从FIFO设计讲起之异步FIFO篇
原力计划

一开始是想既然是极简教程,就应该只给出FIFO的概念,没想到还是给出了同步以及异步FIFO的设计,要不然总感觉内容不完整,也好,自己设计的FIFO模块不用去担心因IP核跨平台不通用的缺陷!那我们开始吧。

2020-06-09 01:46:12 2703 23

翻译 高速串行总线系列(6)PCI Express的带宽为什么可以这么大?

PCI Express是一种高速串行连接,其运行方式更像是网络而不是总线。

2020-08-09 02:36:52 140

原创 Verilog初级教程(23)Verilog仿真中的显示任务

显示系统任务主要用于显示信息和调试信息,从日志文件中跟踪仿真的流程,也有助于更快地进行调试。显示任务有不同的组别和格式,它们可以打印数值。

2020-08-09 02:05:58 116

原创 Verilog初级教程(22)赋值间延迟语句与赋值内延迟语句

Verilog延迟语句可以在赋值运算符的左侧或右侧指定延迟。

2020-08-09 01:14:34 641 4

原创 Verilog初级教程(21)Verilog中的延迟控制语句

如果延迟表达式的值为未知值或高阻抗值,将被解释为零延迟。

2020-08-02 23:03:32 192 3

原创 Verilog初级教程(20)Verilog中的`ifdef 条件编译语句

条件编译可以通过Verilog的 `ifdef 和 `ifndef 关键字来实现。 这些关键字可以出现在设计中的任何地方,并且可以相互嵌套。

2020-08-02 18:05:33 148

原创 网上复制代码需谨慎,莫名其妙报错看这里!

[HDL 9-806] Syntax error near "non-printable character with the hex value '0xc2'". ["F:/Blog/vivado_csdn/project_freq_detect/source/counter_10.v":24]

2020-07-26 17:01:27 259

原创 Verilog初级教程(19)Verilog中的参数

Verilog中的参数是使得设计更具有通用性、易读性的手段之一,使用十分频繁。

2020-07-19 23:06:43 197

原创 Verilog初级教程(18)Verilog中的函数与任务

函数与任务是仿真中常用的语法,但合理使用也可以在设计中使用,可以综合。

2020-07-19 17:54:27 146

原创 Verilog初级教程(17)Verilog中的case语句

case语句检查给定的表达式是否与列表中的其他表达式之一相匹配,并据此进行分支。它通常用于实现一个多路复用器。

2020-07-19 16:34:46 177

原创 微软拼音输入法不显示选字栏怎么办?

今天重启电脑之后又遇到了一个问题,就是正文打字的时候不显示选字栏?这还得了,不显示选址栏还打个舌头?

2020-07-19 15:25:09 138

原创 Verilog初级教程(16)Verilog中的控制块

硬件行为的实现离不开条件语句和其他控制逻辑流的方式。Verilog有一套控制流块和机制来实现。它包括:if-elseforever looprepeat loopwhile loopfor loop

2020-07-19 01:20:58 174

原创 Verilog初级教程(15)Verilog中的阻塞与非阻塞语句

本文通过仿真的方式,形象的说明阻塞赋值以及非阻塞赋值的区别,希望和其他教程相辅相成,共同辅助理解。

2020-07-18 23:04:22 117

原创 Verilog初级教程(14)Verilog中的赋值语句

何为赋值语句?即将值放到线网或者变量上,这种操作称为赋值,英文:assignment.它有三种基本形式:* 过程性赋值* 连续赋值* 过程连续赋值

2020-07-18 18:09:19 113

原创 Verilog初级教程(13)Verilog中的块语句

所谓的块语句,无非就是一组语句,例如在initial或者always中,使用begin...end或者fork...join包裹的语句,都可以称为块语句。块语句有两种

2020-07-18 14:04:06 127

原创 matlab安装教程补充

严格按照教程安装,还是打不开matlab?

2020-07-18 01:32:49 55

原创 如何解决MicrosoftOffice无法登录的问题?

自从微软推出了Microsoft Edge浏览器之后,对于登录Microsoft账号的需求越来越大了.可是这个时候问题来了,怎么也登录不上Micorosoft账号,网上的方法一搜一大堆,但是翻来翻去,都是相互抄袭,实际上对我来说根本解决不了问题。

2020-07-18 00:27:14 128

原创 如何解决微软拼音不能打出中文标点的问题?

在使用这个输入法的时候,可能出现了一些意想不到的情况,例如我就遇到了打字打不出中文标点的问题,如何解决呢?

2020-07-18 00:04:32 121

原创 数字IC—FPGA同行交流

无论你是应届生秋招,新人求带还是入行多年的前辈,都欢迎入群交流。开源交流更有趣!如人数限制,可加我微信ljs521615,拉你进群!

2020-07-13 18:00:52 258

原创 Verilog初级教程(12)Verilog中的generate块
原力计划

generate块应用的场合通常是对模块进行批量例化,或者有条件的例化,使用参数进行控制对哪些模块进行例化,或者例化多少。不仅限于模块例化,当同一个操作或模块实例需要多次重复,或者某些代码需要根据给定的Verilog参数有条件地包含时,这些语句特别方便。

2020-07-13 01:04:40 302 1

原创 Verilog初级教程(11)Verilog中的initial块
原力计划

仿真中通常会依次执行一组Verilog语句。这些语句被放置在一个程序块中。在Verilog中主要有两种类型的程序块--initial块和always块。

2020-07-13 00:14:32 241

原创 Verilog初级教程(10)Verilog的always块
原力计划

always块是Verilog中的程序块之一。always块内的语句是按顺序执行的。

2020-07-12 01:57:45 230

原创 个人认为制作系统盘(U盘启动盘)最干净的方式?

我推荐使用一个经典工具UltraISO软碟通,我是一个对软件使用比较挑剔的人,但我的电脑必然会有这样的一个软件,此软件是按照很多复杂软件的必备(MATLAB),而系统盘的制作也需要它!

2020-07-01 21:45:18 547 2

原创 Verilog初级教程(9)Verilog的运算符
原力计划

不能处理的数据是没有用的,在数字电路和计算机系统中总是需要一些形式的计算,让我们来看看Verilog中的一些运算符,这些运算符可以使综合工具实现相应的硬件元素。

2020-06-27 18:11:25 254

原创 Verilog初级教程(8)Verilog中的assign语句
原力计划

wire类型的信号需要连续赋值。例如,考虑一根电线用于连接面包板上的元件。只要将+5V电池施加在电线的一端,连接在电线另一端的元件就会得到所需的电压。

2020-06-27 17:19:03 349

原创 Verilog初级教程(7)Verilog模块例化以及悬空端口的处理
原力计划

所有的端口声明都隐含地声明为wire,因此在这种情况下端口方向就足够了。然而需要存储值的输出端口应该声明为 reg 数据类型,并且可以在程序块中使用,比如 always 和 initial only。输入或inout类型的端口不能声明为reg,因为它们是由外部连续驱动的,不应该存储值,而是尽快反映外部信号的变化。连接两个不同向量大小的端口是完全合法的,但以向量大小较小的端口为准,而另一个宽度较大的端口的剩余位将被忽略。

2020-06-27 15:11:25 521

原创 Verilog初级教程(6)Verilog模块与端口
原力计划

模块化设计思想是Verilog的核心,也是数字设计的核心,模块化设计就像搭建积木一样搭建数字电路。

2020-06-27 01:48:52 287

原创 Verilog初级教程(5)Verilog中的多维数组和存储器
原力计划

本篇博文进一步延伸,Verilog中也存在多维数组,它对应的硬件逻辑可以是存储器,诸如RAM,ROM,以及FIFO等。

2020-06-26 21:55:04 518 1

原创 Verilog初级教程(4)Verilog中的标量与向量
原力计划

一个没有指定范围的net或reg声明被认为是1位宽,是一个标量。如果指定了范围,那么net或reg就变成了一个多比特的实体,称为向量。

2020-06-26 20:08:37 335

原创 Verilog初级教程(3)Verilog 数据类型
原力计划

本篇博客讲的是Verilog HDL中的数据类型,我最常用的数据类型,无非就三种,reg、wire,integer;其中integer 主要在for 循环中使用。

2020-06-26 16:45:30 200

原创 Verilog初级教程(2)Verilog HDL的初级语法
原力计划

学习Verilog和学习任何一门编程语言一样,都需要从语法开始,不会语法去学习设计是几乎不可能的,当然从另一门类似语言转来的除外(例如VHDL是你的第一门硬件描述语言)。学会了语法不懂硬件思维也不可以,因为你不能使用软件思维来设计硬件电路。

2020-06-26 15:35:54 206

原创 Verilog初级教程(1)认识 Verilog HDL
原力计划

集成电路的设计经历了从原理图绘制(工程师在纸上绘制晶体管及其连接,以便对其设计,使其可以在硅上制造)到硬件描述语言的转变,这是因为大型的设计,如果使用原理图的方式进行设计会耗费大量的人力、时间和资源等,这催生着硬件描述语言的诞生!

2020-06-25 17:29:00 184

翻译 芯片设计抽象层及其设计风格
原力计划

在了解Verilog语言的更多细节之前,我们最好先了解一下芯片设计中的不同抽象层。

2020-06-25 16:32:15 184

原创 FPGA基础知识极简教程(10)二进制到BCD转换算法
原力计划

Double-Dabble Binary-to-BCD Conversion Algorithm

2020-06-25 01:02:15 256

原创 FPGA基础知识极简教程(9)七段数码管显示的Verilog简单设计
原力计划

七段显示器是FPGA设计人员通常用来向用户显示信息的指示器。在VHDL和Verilog中可以轻松完成将二进制文件转换为兼容七段显示器的代码。有许多应用程序可能需要使用一个或多个八段显示器,例如:* 闹钟* 秒表* 按钮计数指示器* 电压测量(从模拟到数字转换器)

2020-06-21 01:59:41 508

原创 Verilog以及VHDL所倡导的的代码准则
原力计划

1. 提高代码的可读性,使代码易于理解;2. 编写代码的统一性,规范代码设计;3. 使得代码不容易出错。

2020-06-20 16:40:06 184

原创 FPGA基础知识极简教程(8)详解三态缓冲器
原力计划

三态缓冲器可以处于以下三种状态之一:逻辑0,逻辑1和Z(高阻抗)。它们的使用允许多个驱动程序共享一条公共线路。这使得它们在半双工通信中特别有用。让我们首先讨论半双工和全双工通信之间的区别。

2020-06-20 01:45:30 306

原创 Verilog设计实例(8)按键防抖设计之软件防抖
原力计划

使用一种相当简单的方法来查找开关的n个连续稳定读数,其中n是一个从1(完全没有反跳)到看似无穷大的数字。 通常,代码会先检测到跳变,然后开始递增或递减计数器,每次重新读取输入时,直到n达到一些安全的,无抖动的计数。 如果状态不稳定,则计数器会重置为其初始值。

2020-06-19 15:46:05 1270

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