Reborn Lee

从功能的角度来看，上述这几种方式去替代我们的for写法均可，但是有时候，使用for循环最为方便，例如我们的输入特别多，我们使用if，那样会让我们的代码行数非常多，显得臃肿不堪，可效率低下，这时候for循环就可大显身手。

教你寻找时序路径的起点和终点？

合理利用vivado软件的各种资源，快速得到想要的信息

aurora IP中选择了小端支持，但小端体现在了什么地方呢？

伪随机比特序列（PRBS）通常用于测试高速链接的信号完整性。这些序列看起来是随机的，但具有特定的属性，可用于测量链路的质量。

GTX/GTH收发器的TX数据通路有两个用于PCS的内部并行时钟域：PMA并行时钟域（XCLK）和TXUSRCLK域。为了传输数据，XCLK速率必须与TXUSRCLK速率相匹配，并且必须解决两个域之间的所有相位差。

许多协议对输出数据使用8B/10B编码。8B/10B是一种行业标准的编码方案，它用每个字节的两个比特的开销来换取实现的直流平衡和bounded disparity，以允许合理的时钟恢复。

动态重新配置端口（DRP）允许动态改变GTXE2_CHANNEL/GTHE2_CHANNEL和GTXE2_COMMON/GTHE2_COMMON原语的参数。

回环模式是transceiver数据通路的专门配置，其中数据流被折返到源头。通常情况下，传输一个特定的数据流，然后进行比较以检查错误。

CPLLPD端口直接影响CHANNEL PLL，而QPLLPD端口直接影响QUAD PLL。

GTX/GTH收发器RX使用一个复位状态机来控制复位过程。由于其复杂性，GTX/GTH收发器RX被划分为比GTX/GTH收发器TX更多的复位区域。

GTX/GTH收发器TX使用一个复位状态机来控制复位过程。GTX/GTH收发器TX被划分为两个复位区域，TX PMA和TX PCS。

在使用QPLL之前，必须对其进行复位。

FPGA fabric主要是指FPGA互连矩阵和嵌入其中的CLBs。

TXUSRCLK2是进入GTX/GTH Transceiver TX端所有信号的主要同步时钟。进入GTX/GTH Transceiver TX端的大多数信号都是在TXUSRCLK2的正沿上采样的。

根据TXUSRCLK和TXUSRCLK2的频率，有不同的方式可以使用FPGA时钟资源来驱动TX接口的并行时钟。

QPLL输出为同一Quad内的每个transceiver的TX和RX时钟分频器块提供信号，该块控制PMA和PCS块使用的串行和并行时钟的生成。

介绍决定了PLL时钟输出频率以及transceiver的线速率的两个公式

参考时钟选择结构的灵活性允许QUAD中的每个Transceiver都可以访问上下QUAD中的专用参考时钟。

单个外部参考时钟也可以驱动多个QUAD中的多个Transceiver