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Reborn Lee

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原创 FPGA/IC Technology Exchange

FPGA/ASIC

2021-03-16 23:49:00 971 8

原创 FPGA的设计艺术(1)FPGA的硬件架构

FPGA是一个很神奇的器件,工程师可以在上面做游戏或者说工程师每天都在上面做游戏,通过搭积木的方式,还能设计出精美绝伦,纷繁复杂,奇妙无比的电路,这使用器件搭建几乎是做不到的,因为太庞大!这种设计也只能在FPGA或者专用的IC中能够实现,IC只能定制,可是FPGA却可以反复使用,每一次都可以是不同的电路,因此,FPGA目前的应用十分广泛,在很多关键领域,也是香饽饽一样的存在。

2021-03-06 20:39:40 2568 5

原创 FPGA逻辑设计回顾(4)亚稳态与单比特脉冲信号的CDC处理问题

亚稳态是指触发器无法在特定时间内达到已知状态。当触发器进入亚稳状态时,您既无法预测元件的输出电压电平,也无法预测输出何时将稳定至正确的电压电平。在此稳定时间内,触发器的输出处于某个中间电压电平,或者可能振荡,并且可以级联无效的输出电平,以使触发器在信号路径的更下方。

2021-01-17 00:20:00 2004 2

原创 FPGA逻辑设计回顾(6)多比特信号的CDC处理方式之异步FIFO

本文更新了过去对异步FIFO的设计!

2021-01-15 23:02:13 1106 2

原创 高速串行总线的设计基础(一)同步时序模型介绍

大体上,有三种时序模型用于芯片间通信,那就是系统同步,源同步以及自同步

2020-12-09 23:25:14 913

原创 FPGA设计心得(10)关于行为仿真的一点观点

不同仿真平台对极端仿真情况的观点不一致,为了避免这种情况且让仿真有意义,我们需要避开极端的赋值情况。

2020-08-20 20:46:53 1606

原创 FPGA的设计艺术(14)使用函数和任务提升逻辑的可重用性

使用Verilog中的函数和任务,可以编写出很多精炼的代码,让代码可读性提高。例如仿真中,某个功能模块我们需要重复利用,那么就可以使用函数或者任务的一种,让其成为我们仿真平台的一部分,逼格提升了不说,效率也提高了不少。

2021-06-27 20:43:04 275 5

原创 FPGA的设计艺术(13)使用generate语句构建可重用的逻辑设计

有选择地包括或排除代码块,创建给定代码块的多个例化。

2021-06-19 13:10:39 354 4

原创 FPGA的设计艺术(12)使用parameter构建可重用的逻辑设计

与大多数编程语言一样,我们应该尝试使尽可能多的代码可重用。这使我们可以减少将来项目的开发时间,因为我们可以更轻松地将代码从一种设计移植到另一种设计。

2021-06-03 23:44:56 363 2

原创 FPGA的设计艺术(11)FPGA的构建过程

前言本文讨论FPGA的构建过程,由于FPGA的过程太多了,恐怕会有歧义,这个过程,不是开发过程,不是开发流程,而是实实在在的FPGA编译的过程,使用编译恐怕不是太合适,但是大家都叫习惯了,也知道FPGA的编译过程就是指的是FPGA实现的中间一系列过程,例如综合,实现以及最后生成比特流编程文件。这篇文章中:FPGA的设计艺术(2)FPGA开发流程,我们讨论了创建FPGA设计的过程。一旦证明了我们的设计工作成功,我们便将功能性HDL代码转移到实际的FPGA中。我们通常在三个单独的阶段中执行此操作-综合,布局

2021-05-28 12:26:45 416 7

原创 FPGA的设计艺术(10)HDL是软件还是硬件?

FPGA中的数字设计每天可以改变很多次,这增加了令人难以置信的灵活性,但代价是有很大的混淆可能性。这意味着对修订控制的强烈需求。关键点:HDL和仿真器使人们很容易用行动代替思想。摒弃这种诱惑,先设计,再编码。

2021-05-15 18:10:27 398 3

原创 FPGA的设计艺术(9)FPGA开发技巧与工程管理

产品开发工程师对公司的未来成功与产品对当前的成功一样重要。将工程师,受过高等教育的技术专家视为商品,会降低团队士气,并不可避免地影响项目进度和质量。在竞标一个项目以赢得业务的情况下,期望或要求工程师无偿加班来弥补差额并不是公司长期成功的途径。

2021-04-10 22:30:19 374 2

原创 FPGA的设计艺术(8)最佳的FPGA开发实践之严格遵循过程

从设计的过程中,规避大量的逻辑问题,让调试更轻松,让功能更稳定,产品质量更可靠。

2021-04-09 23:54:18 365 3

原创 FPGA的设计艺术(7)STA实战之SmartTime时序约束及分析示例(II)

本文分析了时钟的不确定性,多周期路径,以及门控时钟的STA分析方法。可以使用各大厂家的时序分析工具,大多数都自带GUI界面,通过这些界面可以进行这些类似的分析。

2021-04-09 23:52:29 231

原创 FPGA的设计艺术(6)STA实战之SmartTime时序约束及分析示例(I)

FPGA进行时序分析通常使用厂家的编译工具,进行时序分析,但是万变不离其宗,时序分析的知识通常都是通用的,原理都是一致的。

2021-04-09 23:42:22 206

原创 FPGA的设计艺术(5)STA实战之时钟偏斜对建立保持时间的影响以及时序报告分析

静态时序更全面,通过计算设计中每个可能逻辑路径的延迟。最坏情况下的路径确定最大频率。

2021-03-18 23:08:48 320

原创 FPGA的设计艺术(4)STA实战之不同时序路径的建立保持时间计算

ASIC / FPGA设计流程中最重要和最具挑战性的方面之一是时序收敛。时序收敛可以看作是数字电路的时序验证。

2021-03-17 23:29:07 332

原创 FPGA的设计艺术(3)静态时序分析

静态时序分析(STA)是一种通过检查所有可能的路径是否存在时序违规来验证设计时序性能的方法。 STA将设计分解为时序路径,计算沿每个路径的信号传播延迟,并检查设计内部和输入/输出接口处时序约束的违反情况。

2021-03-16 23:56:32 406

原创 FPGA的设计艺术(2)FPGA开发流程

本文介绍整个FPGA设计流程以及设计FPGA所需的各个步骤-从一开始到可以将设计下载到FPGA的阶段。

2021-03-09 23:58:09 534

原创 FPGA逻辑设计回顾(13)RAM以及ROM的IP核定制以及关键参数

RAM中也有一些参数,也有一些延迟,需要注意!因为有时它的特性并非如我们想象的那样,正确的流程应该是先看数据手册,再使用,但是对于很多设计者来说,总感觉这玩意太简单,但越是这样可能越会用错,不注意延迟,可能会导致时序问题,进而导致功能性问题,最后是整个设计的失败。

2021-03-06 20:38:04 469

原创 FPGA逻辑设计回顾(12)RAM以及ROM的RTL设计及其验证

RAM以及ROM在FPGA中的实现大体有两种方式,一种是使用IP核定制,一种是RTL设计。

2021-03-06 20:36:26 481 1

原创 FPGA逻辑设计回顾(11)FPGA以及PC中的RAM与ROM

杀鸡焉用牛刀,DDR的使用场景是对存储空间要求比较大等类似场景,如果是普通的存储场景,我们将会用到本文中所说的存储器件,RAM以及ROM。

2021-03-06 20:33:55 502

原创 FPGA逻辑设计回顾(10)DDR/DDR2/DDR3中的时序参数的含义

制造商会以一系列由破折号隔开的数字来宣布存储时序(例如5-5-5-5、7-10-10-10等)。 CAS延迟始终是这些序列中的第一个数字。那其他的数字呢?这篇文章会讲这些数字代表的含义讲解清楚。

2021-03-06 20:32:02 422

原创 FPGA逻辑设计回顾(8)单比特信号的CDC处理方式之Toggle同步器

本文为CDC问题的最后一篇,对亚稳态与单比特脉冲信号的CDC问题的处理问题的扩展,拓展问题:如何使用脉冲展宽同步器对低电平脉冲进行展宽处理?本文最后讲解了:Toggle同步器!

2021-03-06 20:29:31 334

原创 FPGA逻辑设计回顾(9)DDR的前世今生以及演变过程中的技术差异

本篇作为有关DDR的相关知识的第一篇,先给出DDR的前生SDRAM以及演变DDR/DDR2/DDR3等的总体概念与区别,后面会细分技术细节。文章参考互联网以及国外各大网站以及文献,水平有限,若有疏漏,还请谅解。

2021-02-06 15:56:49 487 1

原创 FPGA逻辑设计回顾(1)新手易犯的逻辑综合错误之always块

心中有电路,在你使用RTL语言设计电路的时候,才能设计出综合工具能够推断出的具体硬件电路与之对应,否则可能语法过了,但是综合工具无法推断你的设计。

2021-01-23 19:00:17 807

原创 FPGA逻辑设计回顾(2)那些年学习FPGA较为常见的疑问?

本文节选出大家可能会遇到的部分问题,比较常见,并对其进行分析,当然分析也不一定是我的分析(部分来自参考资料),但一定是我比较认同的理解。

2021-01-23 18:57:02 594

原创 FPGA逻辑设计回顾(3)多比特信号上升沿检测的设计方式与陷阱?

本文首发自[FPGA逻辑设计回顾(3)多比特信号上升沿检测的设计方式与陷阱?](https://www.ebaina.com/articles/140000005302)

2021-01-23 18:51:03 398

原创 FPGA逻辑设计回顾(7)多比特信号的CDC处理方式之握手同步

每种跨时钟域处理的方式都有其适用范围,例如:两级同步器,用于单比特信号处理,且是从慢时钟域到快时钟域......

2021-01-23 16:49:55 680

原创 路过的朋友们,最后一天投票,感谢

嗨,博友,博主准备为最后的CSDN博客之星投票冲一冲,感谢为我投票,投票链接:https://bss.csdn.net/m/topic/blog_star2020/detail?username=reborn_lee如果觉得登录不方便,可以将此链接复制到csdn app的好友对话框,直接投票![抱拳]不胜感激,多谢支持...

2021-01-23 01:49:20 216 1

原创 FPGA逻辑设计回顾(5)多比特信号的CDC处理方式之MUX同步器

多比特信号即位宽不为1的数据,对这种信号进行跨时钟域处理时,我们关注的重点就和单比特信号不太一样了,有的时候我们甚至不再关注源时钟与目的时钟之间的快慢,而是如何将数据传输到对面而不会出错。

2021-01-12 23:25:07 987 1

原创 2020年度总结(不平凡的一年,感恩你我相遇)

感谢温柔的看客们,让我们在CSDN上相遇

2021-01-12 00:02:57 1387 5

原创 高速串行总线设计基础(八)揭秘SERDES高速面纱之CML电平标准与预加重技术

Transceiver的TXP/TXN以及RXP/RXN的引脚电平标准是不可选的,其实只是没有开放选择,人家固定好了,不需要你选择

2020-12-28 00:02:43 926 1

原创 高速串行总线设计基础(七)揭秘SERDES高速面纱之时钟校正与通道绑定技术

有时,需要移动的数据量超出一个串行链路所能容纳的范围。在这些情况下,并行使用多个链路来传输数据。完成此操作后,输入流必须对齐。此过程通常称为通道绑定

2020-12-27 23:39:23 562 1

原创 高速串行总线设计基础(六)揭秘SERDES高速面纱之数据包与参考时钟要求

空闲符号或序列是另一个重要的数据包概念。每当没有信息要发送时,就会发送这个符号。连续传输数据可以确保链路保持对齐,PLL保持恢复的时钟锁定。

2020-12-24 00:49:34 579

原创 高速串行总线设计基础(五)揭秘SERDES高速面纱之多相数据提取电路与线路编码方案

在大多数情况下,其中一个符号有6个0和4个1,另一个符号有4个0和6个1。监视1和0的总数,并根据需要选择下一个符号,使线路恢复直流平衡。这两个符号通常被称为+和-符号。

2020-12-24 00:35:26 740

原创 高速串行总线设计基础(四)眼图的形成原理

总的来说,如何看眼图呢?眼图的“眼睛”张开的大小反映着码间串扰的强弱。“眼睛”张的越大,且眼图越端正,表示码间串扰越小;反之表示码间串扰越大。

2020-12-23 01:03:25 1115

原创 高速串行总线设计基础(三)SERDES的通用结构介绍

本文介绍一些Serdes的通用结构

2020-12-23 00:30:06 1339 1

原创 高速串行总线设计基础(二)什么是MGTs以及MGTs的优势在哪里?

几乎任何地改变都是趋利避害:拿芯片间通信为例,过去几乎完全是并行总线,碍于技术限制,使用串行总线所需的serialize(串行化)以及deserialize(解串行化)所需的逻辑量远远超过了减少引脚数量所带来的节省。得不偿失!

2020-12-19 22:26:30 690 2

原创 FPGA设计心得(13)aurora的线速率及其用户时钟之间的关系?

采用8B/10B编码,用户时钟为线速率除以编码后的用户数据位宽。编码前的位宽可以在IP的定制页面选择:

2020-10-18 02:46:29 2024 2

查表法乘法器verilog HDL设计代码及其测试文件

查找表乘法器就是将乘积放在存储器中,将操作数作为地址访问存储器,得到的输出结果就是乘法器的运算结果。这种乘法器的运算速度就等于所使用的存储器的速度,一般用于较小规模的乘法器。

2018-05-15

流水线乘法器verilog HDL代码设计

多级流水线结构,是一种并行的方式,将相邻的两个部分的结果再加到最终的输出乘积上,即排列成一个二叉树形式的结构。

2018-05-15

aurora_8b10b_0_ex_framing.7z

这是一个用户接口格式为framing格式的aurora协议工程,配合博客使用:https://reborn.blog.csdn.net/article/details/106088264 详细分析在博客上。

2020-05-14

Wallace树乘法器专题研究

看了很多个博客,看了很多本书,就为了研究一个wallace树乘法器,研究了几天,没有任何一个资源把这个问题写的仔仔细细,明明白白,痛苦万分。功夫不负有心人,经过几天的研究以及同学的帮助,最终解决了这个问题,于是同大家分享。希望你们遇到这个问题能够前进地更容易点。

2018-05-14

Wallace树乘法器verilog代码

在乘法器的设计中采用树形乘法器,可以减少关键路径和所需的加法器单元数目,Wallace树乘法器就是其中的一种。下面以一个4*4位乘法器为例介绍Wallace树乘法器及其Verilog HDL实现。

2018-05-14

AN10007-Jitter-and-measurement

时钟抖动问题很常见,也是笔试面试常考的内容,该文档提供了时钟抖动的定义以及测量方式,对于想要了解时钟抖动的学生以及专业人士可以参考。

2020-06-10

环形计数器、扭环计数器(内含文档及verilog HDL代码)

移位型计数器包括环形计数器以及扭环计数器,原理差不多,几乎相同,但又各自有各自的精彩之处。本资源包括二者的Verilog HDL设计代码以及文档分析。

2018-05-19

向量乘法器的verilog HDL设计代码及其测试文件(修改版)

本压缩文件包括向量乘法器以及其测试文件,向量乘法器本身原理简单,但其乘积项运用到了Wallace树乘法器,所以本代码是在Wallace树乘法器的基础上的向量乘法器。

2018-05-15

数字频率计verilog代码

设计一个8位数字显示的简易频率计。能够测试10Hz~10MHz的防波信号。电路的基准时钟为1Hz,要求测量值以8421BCD码形式输出。系统有复位键。

2018-05-05

乘法器的verilog HDL设计汇总

从做实验遇到Wallace树乘法器开始,对乘法器的理解受到了阻碍,于是接下来的一个星期,专门研究汇总乘法器的verilog HDL设计,最终算是大概完成。这里给出了7种乘法器的设计。希望遇到问题而无助的你能够找到方向。

2018-05-15

EV10AQ190(ADC采样芯片)数据手册

本ADC采样芯片说明书说明了ADC采样的工作模式,以及一些时序图,对硬件的学习很有帮助!

2018-07-15

如何理解贝叶斯公式?

知乎上对贝叶斯公式的理解,对我有帮助,把它存在了笔记上,现在不用笔记了,所以为了资源的丢失,上上传上来吧,如果你也需要,岂不更好?

2018-09-30

移位相加乘法器的verilog HDL设计代码

从被乘数的最低位开始判断,若为1,则乘数左移i(i=0,1...(WIDTH-1))位后,与上一次和相加;若为0,则乘数左移i位后,以0相加。直至被乘数的最高位。

2018-05-15

aurora streaming工程例子程序.zip

自己定制的一个通道的aurora IP核生成的例子程序,包含仿真,仅仅是为了学习aurora协议,streaming 用户接口。

2020-05-13

8421BCD码计数器(内含文档及Verilog HDL设计代码)

计数器实现的模制为24,clr为异步清零信号,当时钟上升沿到来或clr下降沿到来, clr = 0时,计数器清零为0000_0000。该计数器的计数过程为,当输出信号的低4位(即 dout[3:0])从0000计数到1001后(即十进制的0 ~ 9),高4位(即dout[3:4])计数加1,当计数计到23时(即0010_0011),计数器又清零为0000_0000,然后重新开始计数。

2018-05-19

复数乘法器的verilog HDL设计代码

复数乘法器本身十分很简单,这里复数乘法器的乘积项的计算调用了wallace树乘法器,故本乘法器的verilog HDL代码中包括了wallace树乘法器模块。仔细内容请浏览我的博客。

2018-05-14

插值与曲线拟合专题

插值问题和函数逼近问题都可归结为函数逼近问题,本文档重要讲插值法,包括一般插值概念,由于其局限性,由此引申到拉格朗日插值,牛顿插值,分段低次插值等等。

2018-06-28

向量乘法器的verilog HDL设计代码

基于Wallace乘法器生成乘积项,向量乘法器自然而然得到。

2018-05-14

模60计数器(通过计数器级联得到)

下面描述的是一个模60计数器,该计数器通过将模10计数器和模6计数器级联的方式构成,每当模10计数器计数到1001时,模6计数器就会计数加1,直至计数到60时,即模6计数器到达0101、模10计数器到达1001时,计数状态又回到00000000,然后重新计数。

2018-05-19

Verilog HDL 典型电路设计

Verilog HDL典型电路设计,据说是华为的内部资料,所以呢?应该算是很权威了。仅供学习参考使用,禁止用于商业用途。

2018-08-27

边沿检测与慢时钟同步?

自己写的笔记,然后导出来一个文档,供大家学习使用,爱下不下。

2019-05-08

反馈清零以及反馈置数计数器(内含Verilog HDL代码及文档)

任意模值计数器包含反馈清零计数器以及反馈置数计数器等,本文档给出了反馈清零计数器和反馈置数计数器的verilog设计代码以及文档描述,仿真等

2018-05-19

复数乘法器的verilog HDL设计代码及其测试文件(修改版)

本压缩文件包括复数乘法器以及其测试文件,复数乘法器本身原理简单,但其乘积项运用到了Wallace树乘法器,所以本代码是在Wallace树乘法器的基础上的复数乘法器。

2018-05-15

小数(N.5)分频Verilog设计

师弟投稿,给的程序,暂时放这里保存,需要的可以下载,小数N.5分频,暂时没形成博文。提供了两种设计方法,需要的可以试试

2020-06-20

Best-FPGA-Development-Practices-2014-02-20

这是一篇讲解FPGA开发的论文,从PCB设计、RTL设计以及FPGA设计的各种流程都有涉及,有兴趣的可以看下!

2020-06-10

西电数值分析ppt合集

数值积分是一门重要的学科,展现了一些列运算的数值计算方法,这些方法可以直接应用到计算机中,例如微积分运算,曾在高等数学中计算的方法,不适合用于编程实现,或者计算机实现,而数值积分正是研究这些问题的,数值积分内容很多,需要认真研究。本教程只包括知识点的介绍,不包括计算机编程的知识。

2018-07-12

数字时钟计数器(包含代码及说明文档)

简单的数字时钟计数器,其实现方法也是通过计数器的级联,由两个模60计数器和一个模24计数器子模块共同构成,下面的这段代码采用结构性描述方法,U1,U2,U3为调用的两个模60计数器和一个模24计数器子模块,模60计数器实现分秒的计数,模24计数器实现小时的计数。

2018-05-19

可逆计数器(内含文档及Verilog HDL设计代码)

可逆计数器是一种双向计数器,可以进行递增计数,也可以进行递减计数,根据计数控制信号的不同,在时钟脉冲的作用下,计数器可以进行加1或减1的操作。 下面描述的是一个位宽为4的可逆计数器,即该计数器在不同控制信号下可以分别实现加法计数和减法计数的功能。

2018-05-19

Spartan-6 Libraries Guide for HDL Designs

本文档是Spartan-6的设计元素用户手册,包括各种原语,IP核以及硬件宏等底层资源的详细讲解。

2018-08-11

chapter2_clocks_resets

文中谈到了FPGA以及ASIC设计中的复位策略,对于实际工程实践以及笔试面试还有专业人员阅读都是很好的资料,复位是一个常谈的话题,这个文档就能让你明白复位的设计。

2020-06-10

串行乘法器verilog HDL设计代码

移位相加法乘法器设计原理是从被乘数的最低位开始判断,若为1,则乘数左移i(i=0,1...(WIDTH-1))位后,与上一次和相加;若为0,则乘数左移i位后,以0相加,直至被乘数的最高位。

2018-05-15

信号产生器

内含状态转移类型信号产生器、移位寄存器型信号产生器、计数器加组合输出网络类型信号产生器

2018-05-20

KC705.rar压缩包

资源内容包括Kc705相关资料,原理图(kc705_Schematic_xtp132_rev1_1)(ug810_KC705_Eval_Bd)(ug883_K7_KC705_Eval_Kit)(xapp554-xadc-layout-guidelines)

2019-12-31

数值分析总览

本讲义为数值分析讲义的绪论,大体介绍了数值分析的发展,以及数值分析解决的一些列问题,让我们对数值分析有一个总体的认识,这是后面学习的一个铺垫,同时,本教程也讲了绝对误差,相对误差,有效数字以及它们之间的关系,仔细阅读能让人受益匪浅。

2018-06-28

阵列信号处理及其MATLAB实现

很多人求之不得的一本书,这本书对于阵列信号处理的学习至关重要,可以这么难说,弄懂了这本书,你的科研道路将会容易很多,但是弄懂也不容易哦。

2018-11-15

巴克码相关器设计

巴克码相关器能够检测巴克码序列峰值,并且能够在1bits错误的情况下检测巴克码序列峰值。

2018-05-05

MOBILE LOCALIZATON METHOD BASED ON MULTIDIMENSIONAL SIMILARITY ANALYSIS

基于噪声子空间的新方法应用于来自三个基站(BS)的到达时间(TOA)测量的最小定位系统。 由于移动台(MS)和BS之间的距离测量类似于它们坐标之间的多维相似性(MDS),我们将MS坐标表示为BS坐标的线性组合,其中权重向量位于噪声中 MDS矩阵的子空间。 证明了当由三个BS形成的三角形作为参考框架时,该权重向量是MS的区域坐标。 --------------------- 作者:李锐博恩(Reborn) 来源:CSDN 原文:https://blog.csdn.net/Reborn_Lee/article/details/84202353 版权声明:本文为博主原创文章,转载请附上博文链接!

2018-11-18

用Verilog 设计的同步复位,综合出来的结果却是异步复位的?

发表于 2018-12-04 最后回复 2020-05-01

Reborn Lee的留言板

发表于 2020-01-02 最后回复 2020-01-16

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