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原创 FPGA的设计艺术（1）FPGA的硬件架构
FPGA是一个很神奇的器件，工程师可以在上面做游戏或者说工程师每天都在上面做游戏，通过搭积木的方式，还能设计出精美绝伦，纷繁复杂，奇妙无比的电路，这使用器件搭建几乎是做不到的，因为太庞大！这种设计也只能在FPGA或者专用的IC中能够实现，IC只能定制，可是FPGA却可以反复使用，每一次都可以是不同的电路，因此，FPGA目前的应用十分广泛，在很多关键领域，也是香饽饽一样的存在。
2021-03-06 20:39:40
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原创 FPGA逻辑设计回顾（4）亚稳态与单比特脉冲信号的CDC处理问题
亚稳态是指触发器无法在特定时间内达到已知状态。当触发器进入亚稳状态时，您既无法预测元件的输出电压电平，也无法预测输出何时将稳定至正确的电压电平。在此稳定时间内，触发器的输出处于某个中间电压电平，或者可能振荡，并且可以级联无效的输出电平，以使触发器在信号路径的更下方。
2021-01-17 00:20:00
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原创 FPGA设计心得（10）关于行为仿真的一点观点
不同仿真平台对极端仿真情况的观点不一致，为了避免这种情况且让仿真有意义，我们需要避开极端的赋值情况。
2020-08-20 20:46:53
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原创 FPGA的设计艺术（14）使用函数和任务提升逻辑的可重用性
使用Verilog中的函数和任务，可以编写出很多精炼的代码，让代码可读性提高。例如仿真中，某个功能模块我们需要重复利用，那么就可以使用函数或者任务的一种，让其成为我们仿真平台的一部分，逼格提升了不说，效率也提高了不少。
2021-06-27 20:43:04
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原创 FPGA的设计艺术（12）使用parameter构建可重用的逻辑设计
与大多数编程语言一样，我们应该尝试使尽可能多的代码可重用。这使我们可以减少将来项目的开发时间，因为我们可以更轻松地将代码从一种设计移植到另一种设计。
2021-06-03 23:44:56
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原创 FPGA的设计艺术（11）FPGA的构建过程
前言本文讨论FPGA的构建过程，由于FPGA的过程太多了，恐怕会有歧义，这个过程，不是开发过程，不是开发流程，而是实实在在的FPGA编译的过程，使用编译恐怕不是太合适，但是大家都叫习惯了，也知道FPGA的编译过程就是指的是FPGA实现的中间一系列过程，例如综合，实现以及最后生成比特流编程文件。这篇文章中：FPGA的设计艺术（2）FPGA开发流程，我们讨论了创建FPGA设计的过程。一旦证明了我们的设计工作成功，我们便将功能性HDL代码转移到实际的FPGA中。我们通常在三个单独的阶段中执行此操作-综合，布局
2021-05-28 12:26:45
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原创 FPGA的设计艺术（10）HDL是软件还是硬件？
FPGA中的数字设计每天可以改变很多次，这增加了令人难以置信的灵活性，但代价是有很大的混淆可能性。这意味着对修订控制的强烈需求。关键点：HDL和仿真器使人们很容易用行动代替思想。摒弃这种诱惑，先设计，再编码。
2021-05-15 18:10:27
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原创 FPGA的设计艺术（9）FPGA开发技巧与工程管理
产品开发工程师对公司的未来成功与产品对当前的成功一样重要。将工程师，受过高等教育的技术专家视为商品，会降低团队士气，并不可避免地影响项目进度和质量。在竞标一个项目以赢得业务的情况下，期望或要求工程师无偿加班来弥补差额并不是公司长期成功的途径。
2021-04-10 22:30:19
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原创 FPGA的设计艺术（8）最佳的FPGA开发实践之严格遵循过程
从设计的过程中，规避大量的逻辑问题，让调试更轻松，让功能更稳定，产品质量更可靠。
2021-04-09 23:54:18
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原创 FPGA的设计艺术（7）STA实战之SmartTime时序约束及分析示例（II）
本文分析了时钟的不确定性，多周期路径，以及门控时钟的STA分析方法。可以使用各大厂家的时序分析工具，大多数都自带GUI界面，通过这些界面可以进行这些类似的分析。
2021-04-09 23:52:29
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原创 FPGA的设计艺术（6）STA实战之SmartTime时序约束及分析示例（I）
FPGA进行时序分析通常使用厂家的编译工具，进行时序分析，但是万变不离其宗，时序分析的知识通常都是通用的，原理都是一致的。
2021-04-09 23:42:22
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原创 FPGA的设计艺术（5）STA实战之时钟偏斜对建立保持时间的影响以及时序报告分析
静态时序更全面，通过计算设计中每个可能逻辑路径的延迟。最坏情况下的路径确定最大频率。
2021-03-18 23:08:48
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原创 FPGA的设计艺术（4）STA实战之不同时序路径的建立保持时间计算
ASIC / FPGA设计流程中最重要和最具挑战性的方面之一是时序收敛。时序收敛可以看作是数字电路的时序验证。
2021-03-17 23:29:07
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原创 FPGA的设计艺术（3）静态时序分析
静态时序分析（STA）是一种通过检查所有可能的路径是否存在时序违规来验证设计时序性能的方法。 STA将设计分解为时序路径，计算沿每个路径的信号传播延迟，并检查设计内部和输入/输出接口处时序约束的违反情况。
2021-03-16 23:56:32
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原创 FPGA逻辑设计回顾（13）RAM以及ROM的IP核定制以及关键参数
RAM中也有一些参数，也有一些延迟，需要注意！因为有时它的特性并非如我们想象的那样，正确的流程应该是先看数据手册，再使用，但是对于很多设计者来说，总感觉这玩意太简单，但越是这样可能越会用错，不注意延迟，可能会导致时序问题，进而导致功能性问题，最后是整个设计的失败。
2021-03-06 20:38:04
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原创 FPGA逻辑设计回顾（12）RAM以及ROM的RTL设计及其验证
RAM以及ROM在FPGA中的实现大体有两种方式，一种是使用IP核定制，一种是RTL设计。
2021-03-06 20:36:26
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原创 FPGA逻辑设计回顾（11）FPGA以及PC中的RAM与ROM
杀鸡焉用牛刀，DDR的使用场景是对存储空间要求比较大等类似场景，如果是普通的存储场景，我们将会用到本文中所说的存储器件，RAM以及ROM。
2021-03-06 20:33:55
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原创 FPGA逻辑设计回顾（10）DDR/DDR2/DDR3中的时序参数的含义
制造商会以一系列由破折号隔开的数字来宣布存储时序（例如5-5-5-5、7-10-10-10等）。 CAS延迟始终是这些序列中的第一个数字。那其他的数字呢？这篇文章会讲这些数字代表的含义讲解清楚。
2021-03-06 20:32:02
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原创 FPGA逻辑设计回顾（8）单比特信号的CDC处理方式之Toggle同步器
本文为CDC问题的最后一篇，对亚稳态与单比特脉冲信号的CDC问题的处理问题的扩展，拓展问题：如何使用脉冲展宽同步器对低电平脉冲进行展宽处理？本文最后讲解了：Toggle同步器！
2021-03-06 20:29:31
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原创 FPGA逻辑设计回顾（9）DDR的前世今生以及演变过程中的技术差异
本篇作为有关DDR的相关知识的第一篇，先给出DDR的前生SDRAM以及演变DDR/DDR2/DDR3等的总体概念与区别，后面会细分技术细节。文章参考互联网以及国外各大网站以及文献，水平有限，若有疏漏，还请谅解。
2021-02-06 15:56:49
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原创 FPGA逻辑设计回顾（1）新手易犯的逻辑综合错误之always块
心中有电路，在你使用RTL语言设计电路的时候，才能设计出综合工具能够推断出的具体硬件电路与之对应，否则可能语法过了，但是综合工具无法推断你的设计。
2021-01-23 19:00:17
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原创 FPGA逻辑设计回顾（2）那些年学习FPGA较为常见的疑问？
本文节选出大家可能会遇到的部分问题，比较常见，并对其进行分析，当然分析也不一定是我的分析（部分来自参考资料），但一定是我比较认同的理解。
2021-01-23 18:57:02
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原创 FPGA逻辑设计回顾（3）多比特信号上升沿检测的设计方式与陷阱？
本文首发自[FPGA逻辑设计回顾（3）多比特信号上升沿检测的设计方式与陷阱？](https://www.ebaina.com/articles/140000005302)
2021-01-23 18:51:03
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原创 FPGA逻辑设计回顾（7）多比特信号的CDC处理方式之握手同步
每种跨时钟域处理的方式都有其适用范围，例如：两级同步器，用于单比特信号处理，且是从慢时钟域到快时钟域......
2021-01-23 16:49:55
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原创 路过的朋友们，最后一天投票，感谢
嗨，博友，博主准备为最后的CSDN博客之星投票冲一冲，感谢为我投票，投票链接：https://bss.csdn.net/m/topic/blog_star2020/detail?username=reborn_lee如果觉得登录不方便，可以将此链接复制到csdn app的好友对话框，直接投票！[抱拳]不胜感激，多谢支持...
2021-01-23 01:49:20
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原创 FPGA逻辑设计回顾（5）多比特信号的CDC处理方式之MUX同步器
多比特信号即位宽不为1的数据，对这种信号进行跨时钟域处理时，我们关注的重点就和单比特信号不太一样了，有的时候我们甚至不再关注源时钟与目的时钟之间的快慢，而是如何将数据传输到对面而不会出错。
2021-01-12 23:25:07
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原创 高速串行总线设计基础（八）揭秘SERDES高速面纱之CML电平标准与预加重技术
Transceiver的TXP/TXN以及RXP/RXN的引脚电平标准是不可选的，其实只是没有开放选择，人家固定好了，不需要你选择
2020-12-28 00:02:43
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原创 高速串行总线设计基础（七）揭秘SERDES高速面纱之时钟校正与通道绑定技术
有时，需要移动的数据量超出一个串行链路所能容纳的范围。在这些情况下，并行使用多个链路来传输数据。完成此操作后，输入流必须对齐。此过程通常称为通道绑定
2020-12-27 23:39:23
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原创 高速串行总线设计基础（六）揭秘SERDES高速面纱之数据包与参考时钟要求
空闲符号或序列是另一个重要的数据包概念。每当没有信息要发送时，就会发送这个符号。连续传输数据可以确保链路保持对齐，PLL保持恢复的时钟锁定。
2020-12-24 00:49:34
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原创 高速串行总线设计基础（五）揭秘SERDES高速面纱之多相数据提取电路与线路编码方案
在大多数情况下，其中一个符号有6个0和4个1，另一个符号有4个0和6个1。监视1和0的总数，并根据需要选择下一个符号，使线路恢复直流平衡。这两个符号通常被称为+和-符号。
2020-12-24 00:35:26
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原创 高速串行总线设计基础（四）眼图的形成原理
总的来说，如何看眼图呢？眼图的“眼睛”张开的大小反映着码间串扰的强弱。“眼睛”张的越大，且眼图越端正，表示码间串扰越小；反之表示码间串扰越大。
2020-12-23 01:03:25
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原创 高速串行总线设计基础（二）什么是MGTs以及MGTs的优势在哪里？
几乎任何地改变都是趋利避害：拿芯片间通信为例，过去几乎完全是并行总线，碍于技术限制，使用串行总线所需的serialize（串行化）以及deserialize（解串行化）所需的逻辑量远远超过了减少引脚数量所带来的节省。得不偿失！
2020-12-19 22:26:30
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原创 FPGA设计心得（13）aurora的线速率及其用户时钟之间的关系？
采用8B/10B编码，用户时钟为线速率除以编码后的用户数据位宽。编码前的位宽可以在IP的定制页面选择：
2020-10-18 02:46:29
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查表法乘法器verilog HDL设计代码及其测试文件
2018-05-15
aurora_8b10b_0_ex_framing.7z
2020-05-14
Wallace树乘法器专题研究
2018-05-14
Wallace树乘法器verilog代码
2018-05-14
AN10007-Jitter-and-measurement
2020-06-10
环形计数器、扭环计数器（内含文档及verilog HDL代码）
2018-05-19
向量乘法器的verilog HDL设计代码及其测试文件（修改版）
2018-05-15
数字频率计verilog代码
2018-05-05
乘法器的verilog HDL设计汇总
2018-05-15
移位相加乘法器的verilog HDL设计代码
2018-05-15
aurora streaming工程例子程序.zip
2020-05-13
8421BCD码计数器（内含文档及Verilog HDL设计代码）
2018-05-19
复数乘法器的verilog HDL设计代码
2018-05-14
模60计数器（通过计数器级联得到）
2018-05-19
反馈清零以及反馈置数计数器（内含Verilog HDL代码及文档）
2018-05-19
复数乘法器的verilog HDL设计代码及其测试文件（修改版）
2018-05-15
Best-FPGA-Development-Practices-2014-02-20
2020-06-10
西电数值分析ppt合集
2018-07-12
数字时钟计数器（包含代码及说明文档）
2018-05-19
可逆计数器（内含文档及Verilog HDL设计代码）
2018-05-19
Spartan-6 Libraries Guide for HDL Designs
2018-08-11
chapter2_clocks_resets
2020-06-10
串行乘法器verilog HDL设计代码
2018-05-15
KC705.rar压缩包
2019-12-31
数值分析总览
2018-06-28
MOBILE LOCALIZATON METHOD BASED ON MULTIDIMENSIONAL SIMILARITY ANALYSIS
2018-11-18
用Verilog 设计的同步复位，综合出来的结果却是异步复位的？
发表于 2018-12-04 最后回复 2020-05-01
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发表于 2020-01-02 最后回复 2020-01-16
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