本文介绍了FPGA/CPLD设计中的时钟复位约束，探讨了主时钟（Primary Clock）的特性及其在不同厂家的称呼，强调了主时钟的扇出能力和均匀延迟对于解决时序问题的重要性。文章还提到了时钟资源的限制，如将主时钟分为四个象限以增加利用率，以及secondary clock net在低频信号和复位信号中的应用。当时钟资源不足时，如何通过指定时钟分配来解决时序问题。
我们在做FPGA/CPLD选型的时候一般主要是看逻辑资源，嵌入式的memory，锁相环，DSP，SERDES，IO特性等等。但是在做FPGA设计的时候，还要关心选中的FPGA/CPLD都提供了哪些布线资源。布线资源可以简单的分为逻辑布线资源和时钟布线资源。如果大家打开芯片的物理版图，可以看到，其实占芯片面积最大的不是逻辑资源，而是布线：
逻辑布线资源我们后面有机会再讲。今天我们只是来谈谈时钟布线资源。时钟资源里最基本的是主时钟，在不同的厂家里，对主时钟的叫法各不相同，有的叫Primary Clock Net，有的叫Global Clock Net，有的叫Long Wire，其实指的是同一个东西。Primary clock的特点是驱动的扇出系数很大，可以覆盖所有的逻辑单元(包括EBR，DSP)，同时Primaryclock的拓扑结构可以保证它到达所有的逻辑单元的delay都是一样的，也就是primary clock的skew为0.如果FPGA/CPLD里所有的布线资源都具备primary clock的这些特性，我们也就不存在什么时序的问题了。不过primary clock的这些特性的代价是它要占用更大的芯片面积，从性价比的角度来讲，不可能把所有的的布线资源都按照primary clock来处理。如果你的设计里，用到了普通
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