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EDA

试卷

一、单项选择题

1

、

2.

基于

EDA

软件的

FPGA/CPLD

设计流程为：原理图

/HDL

文本输入→

________

→综合→适配→

__________

→编程下载→硬件测试。

A.

功能仿真

B.

时序仿真

C.

逻辑综合

D.

配置

3. IP

核在

EDA

技术和开发中具有十分重要的地位；提供用

VHDL

等硬件描

述语言描述的功能块，但不涉及实现该功能块的具体电路的

IP

核为

__________

。

A.

软

IP

B.

固

IP

【

C.

硬

IP

D.

全对

4.

综合是

EDA

设计流程的关键步骤，在下面对综合的描述中，

_________

是错误的。

A.

综合就是把抽象设计层次中的一种表示转化成另一种表示的过程。

B.

综合就是将电路的高级语言转化成低级的，可与

FPGA / CPLD

的基本结

构相映射的网表文件。

C.

为实现系统的速度、面积、性能的要求，需要对综合加以约束，称为综

合约束。

D.

综合可理解为，将软件描述与给定的硬件结构用电路网表文件表示的映

射过程，并且这种映射关系是唯一的(即综合结果是唯一的)

。

5.

大规模可编程器件主要有

FPGA

、

CPLD

两类，

其中

CPLD

通过

_______

实现

其逻辑功能。

A.

可编程乘积项逻辑

B.

查找表(

LUT

)

。

C.

输入缓冲

D.

输出缓冲

6.

VHDL

语言是一种结构化设计语言；一个设计实体(电路模块)包括实体

与结构体两部分，结构体描述

___________

。

A.

器件外部特性

B.

器件的内部功能

C.

器件外部特性与内部功能

D.

器件的综合约束

7.

电子系统设计优化，主要考虑提高资源利用率减少功耗(即面积优化)

，

以及提高运行速度(即速度优化)

；下列方法中

________

不属于面积优化。

A.

流水线设计

B.

资源共享

C.

逻辑优化

D.

串行化

8.

进程中的信号赋值语句，其信号更新是

_________

。

(

A.

立即完成

B.

在进程的最后完成