计算机组成原理的相关计算题,计算机组成原理常考计算题.docx

计算机组成原理常考计算题.docx

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1. 机器数字长为8位(含1位符号位)，当X= -127 (十进制)时，其对应的二进制表示，(X)原表示，(X)反表示，(X)补表示，(X)移表示分别是多少？二进制表示为 -01111111[X]原 = 11111111 [X]反 = 10000000 [X]补 = 10000001 [X]移 = 000000012. 已知x=0.1011,y=-0.0101,求x+y=?,x-y=? [x]补=00.1011 [x]补=00.1011 +[y]补=11.1011 +[-y]补=00.010100.0110 01.0000 x+y=+0.0110 x-y产生溢出3. 用16k×8位的SRAM芯片构成64K×16位的存储器，要求画出该存储器的组成逻辑框图。存储器容量为64K×16位，其地址线为16位(A15—A0)，数据线也是16位(D15—D0)SRAM芯片容量为16K×8位，其地址线为14位，数据线为8位，因此组成存储器时须字位同时扩展。字扩展采用2 ：4译码器，以16K为一个模块，共4个模块。位扩展采用两片串接。4. 提高存储器速度可采用哪些措施，请说出至少五种措施。措施有：①采用高速器件，②采用cache (高速缓冲存储器)，③采用多体交叉存储器，④采用双端口存储器，⑤加长存储器的字长。5. 若机器字长36位，采用三地址格式访存指令，共完成54种操作，操作数可在1K地址范围内寻找，画出该机器的指令格式。操作码需用6位，操作数地址码需用10位。格式如下 6 10 10 10OPD1 D2 D3OP:操作码6位D1 ：第一操作数地址，10位D2 ：第二操作数地址，10位D3 ：第三操作数地址，10位6. 举例说明存储器堆栈的原理及入栈、出栈的过程。所谓存储器堆栈，是把存储器的一部分用作堆栈区，用SP表示堆栈指示器，MSP表示堆栈指示器指定的存储器的单元，A表示通用寄存器。入栈操作可描述为(A)→MSP,(SP-1)→SP出栈操作可描述为(SP+1)→SP,(MSP)→A7. 试画出三总线系统的结构图。8. 若显示工作方式采用分辨率为1024×768，颜色深度为3B,桢频为72Hz,计算刷新存储器带宽应是多少？解：刷存所需带宽=分辨率×每个像素点颜色深度×刷新速率，故刷存带宽为：1024×768×3B×72/s=165888KB/s=162MB/s.1. 求十进制数-113的原码表示，反码表示，补码表示和移码表示(用8位二进制表示，并设最高位为符号位，真值为7位)。 原码 11110001 反码 10001110 补码 10001111 移码 000011112. 某机指令格式如图所示：OP X D 15 10 9 8 7 0 图中X为寻址特征位，且X=0时，不变址；X=1时，用变址寄存器X1进行变址；X=2时，用变址寄存器X2进行变址；X=3时，相对寻址。设(PC)=1234H，(X1)=0037H, (X2)=1122H，请确定下列指令的有效地址(均用十六进制表示，H表示十六进制) (1)4420H (2)2244H (3)1322H (4)3521H (5)6723H(1)0020H (2)1166H (3)1256H (4)0058H (5)1257H3. 将十进制数354 转换成二进制数、八进制数、十六进制数和BCD数。(1)(354 )10=(162.A)16 (2)(354 )10=(101100010.1010)2 (3)(354 )10=(542.5)8 (4)(354 )10=(001101010100.011000100101)BCD4. 浮点数格式如下：1位阶符，6位阶码，1位数符，8位尾数，请写出浮点数所能表示的范围(只考虑正数值)。 最小值2-111111×0.00000001 最大值2111111×0.111111115. 现有一64K×2位的存储器芯片，欲设计具有同样存储容量的存储器,应如何安排地址线和数据线引脚的数目，使两者之和最小。并说明有几种解答。设地址线x根，数据线y根，则 2x·y=64K×2 若 y=1 x=17 y=2 x=16 y=4 x=15 y=8 x=14 因此，当数据线为1或2时，引脚之和为18 共有2种解答6. 异步通信方式传送ASCII码，数据位8位，奇校验1位，停止位1位。计算当波特率为4800时，字符传送的速率是多少？每个数据位的时间长度是多少？数据位的传送速率是多少？每个字符格式包含十个位，因此字符传送速率 4800波特/10=480字符/秒 每个数据位时间长度T=1/4800=0.208ms 数据位传送速率8×480=3840位/秒7. 已知某8位机的主存采用半导体存储器，地址码为18位，采用4K×4位的SRAM芯片组成该机所允许的最大主存空间，并选用模块条形式，问：(1) 若每个模块条为32K×8位，共需几个模块条？(2) 每个模块条内有多少片RAM芯片?(3) 主存共需多少RAM芯片？CPU需使用几根地址线来选择各模块？使用何种译码器？(218×8)/(32k×8)=8，故需8个模块(32k×8)/(4k×4)=16，故需16片芯片 共需8×16=128片芯片 为了选择各模块，需使用3:8译码器 即3根地址线选择模条。8. 画出中断处理过程流程图。中断处理过程流程图如图C2.1所示。 取指令 执行指令 否中断 是 响应中断关中断，即“中断屏蔽”置位 中 断转移到中断服务子程序 周 期保存CPU现场 中设备服务 断 服恢复CPU现场 务 子 程开中断，即“中断屏蔽”复位 序 图C2.11.# 已知：X=0.1011,Y=－0.0101,求[X/2]补,[X/4]补[－X]补，[Y/2]补,[Y/4]补，[－Y]补。省略部分。式 寄存器 寻址方式 寄存器 源地址 目标地址(1)OP字段指定16种操作 (2)单字长二地址指令 (3)每个操作数可以指定8种寻址方式 (4)操作数可以是RR型、RS型、SS型6. 总线在一个总线周期内并行传送2个字节的数据，设一个总线周期等于一个总线时钟，总线时钟频率为33MHz，求总线带宽是多少？解：设总线带宽用Dr表示，总线时钟周期用T=1/f表示，一个周期传送的数据量用D表示，根据总线带宽定义，有：Dr = D/T = D×f = 2B×33×106/s = 66MB/s3. 某双面磁盘，每面有220道，已知磁盘转速r=3000转/分，数据传输率为17500B/S,求磁盘总容量。解： 因为 Dr = r×N r = 3000转/分 = 50转/秒 所以 N = Dr/r = (175000B/s) ÷ (50/s)= 3500B 磁盘总容量 = 3500B×220 = 1540000B８. 画处中断处理过程流程图。．已知x = -0.01111 y = +0.11001 求 [x]补，[-x]补，[y]补，[-y]补，x+y, x-y。1. 解：[X]补=1.10001 [-X] 补=0.01111 [Y] 补=0.11001 [-Y] 补=1.00111 [X+Y]补=[X]补+[Y]补 [X-Y]补=[X]补+[-Y]补 即 11. 10001 11. 10001 + 00. 11001 + 11. 00111 00. 01010 10. 11000X+Y=+0.01010 X-Y 结果发生溢出2．已知x=+13,y=-11，输入数据用原码表示,用带求补器的原码阵列乘法器求x·y=？ 解：输入数据为 [x]原=01101 [y]原=11011 因符号位单独考虑，算前求补输出后：│x│=1101，│y│=1011 1101 × 1011 1101 1101 0000 + 1101 10001111 乘积符号位运算结果为:x0y0=01=1 算后求补及输出为10001111，加上乘积符号位1，得原码乘积值[x×y]原=110001111，换算成二进制数真值 x×y=(-10001111)2=(-143)101． 某加法器进位链小组信号为C4C3C2C1,低位来的进位信号为C0,请写出并行进位方式的C4C3C2C1的逻辑表达式。解：并行方式：C1 = G1 + P1C0 C2 = G2 + P2G1 + P2P1C0 C3 = G3 + P3G2 + P3P2G1 + P3P2P1C0 C4 = G4 + P4G4 + P4P3G2 + P4P3P2G1 + P4P3P2P1C04．有一个1024K×32位的存储器，由128K×8位的DRAM构成。问：(1)总共需要多少DRAM芯片。 (2)采用异步刷新，如果单元刷新间隔不超过8ms，则刷新信号周期是多少？解：(1)DRAM芯片容量为128K×8位 = 128KB 存储器容量为1024K×32位 = 1024K×4B =4096KB所需芯片数 4096KB÷128KB = 32片 (2)对于128K×8位的DRAM片子，选择一行地址进行刷新，取刷新地址A8—A0，则8ms内进行512个周期的刷新。按此周期数，512×4096 = 128KB，对一行上的4096个存储元同时进行刷新。采用异步刷新方式刷新信号的周期为 8ms÷512 = 15.6μs5.格式如下所示，其中OP为操作码，试分析指令格式特点。 16 12 9 5 4 0 OP源寄存器目标寄存器(1)OP字段指定32种操作 (2)单字长二地址指令,操作数在通用寄存器中(32个)或主存中 (3)每个操作数可以指定8种寻址方式 (4)操作数可以是RR型、RS型、SS型6.用时空图法证明流水处理器比非流水处理器具有更大的吞吐能力。解：时空图法：假设指令周期包含四个子过程：取指令(IF)、指令译码(ID)、 执行运算(EX)、结果写回(WB)，每个子过程称为过程段(Si)，这样，一个流水线由一系列串连的过程段组成。在统一时钟信号控制下，数据从一个过程段流向相邻的过程段。 S1 S2 S3 S4WBEXIDIF 入→ 出→ (a)指令周期流程(c)流水CPU时空图(b)非流水CPU时空图 图C10.1 图C10.1(b)表示非流水CPU的时空图。由于上一条指令的四个子过程全部执行完毕后才能开始下一条指令，因此每隔4个单位时间才有一个输出结果，即一条指令执行结束。 图C10.1(c)表示流水CPU的时空图。由于上一条指令与下一条指令的四个过程在时间上可以重叠执行，因此，当流水线满载时，每一个单位时间就可以输出一个结果，即执行一条指令。 比较后发现：流水CPU在八个单位时间中执行了5条指令，而非流水CPU仅执行2条指令，因此流水CPU具有更强大的数据吞吐能力。7.某总线在一个总周期中并行传送2个字节的数据。设一个总线周期等于一个总线时钟周期，总线时钟频率66MHz,求总线带宽是多少？解：设总线带宽用Dr表示，总线时钟周期用T=1/f表示，一个周期传送的数据量用D表示，根据总线带宽定义，有：Dr = D/T = D×f = 2B×66×106/s = 132MB/s4. 总线的一次信息传送过程大致分哪几个阶段？若采用同步定时协议，画出读数据的同步时序图。解:分五个阶段：总线请求，总线仲裁，寻址(目的地址)，信息传送，状态返回(或错误报告)。时序图： 关 键 词： 组成 计算 原理 计算机

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