原标题:数字后端三千问——No.4
最近把我们三个群里各位学友们的提问解答整理了一下,这是一份宝贵的知识库,应当整理成文档。由于编辑码字很慢,暂时每次整理十个问题,全部发完以后会按照功能分类编辑做成合集。这些问题都是大家平时做设计时遇到的难点,很有价值。希望大家多多提问讨论,继续活跃群气氛,一起努力进步~~
看看这期你的问题有没有上榜~~
31)来自一群活跃群友“♪───O”的提问
各位大牛:由于SI端的hold比较多,而且很严重,直接用PT修了一把。发现是由于reg place的太近了,导致buffer插的太远。有什么方法可以让reg摆的远一点呢?
给所有reg加上cell pad或者inst pad就行,然后setPlaceMode -honorInstPad true来控制reg之间的间距
感谢“马道长”的回答
32)来自一群活跃网友“LoongJiang”的提问
问一下transition和动态功耗的关系?
我觉得transition大小和dynamic功耗很难判断关系,因为每个cell的toggle rate都不一样。假如一些logic是非常low freq的,那尽量用小cell,transition大一点也无所谓。只要meet timing就行,如果high freq的logic,那就不得不做小一些transition,还是得看你是侧重dynamic power小呢,还是leakage power小,有时候两个不能兼得的
感谢热心群友“Rui”的回答
33)来自一群活跃网友“南宫”的提问
为什么DC只关注function模式的timing?而不用关注scan上的timing呢?
因为function比scan模式快,综合时主要关注setup
感谢热心群友“Bourne_MMF”的回答
34)来自一群活跃网友“abao”的提问
icc在做place_opt时,对连接到tie cell的路径优化不是很理想,造成tran很大。有什么解决办法吗?Tie cell是网表连接好的,在优化时tie cell输出给一个buf,再由buf连接到相关pin,在此阶段没有power plan
tie cell没有timing信息,所以placement的时候,摆放的位置都不是很好。因为前端网表最好不要有tie cell,让工具自动插入。除非你打算手工摆放这些网表里有的tie cell
感谢热心群友“radon”的回答
35)来自一群活跃网友“yh”的提问
lib里面的pin type为internal,即direction为internal指的是啥
internal就是模块内部的pin,有时候clock的定义会用一些内部的pin
感谢热心群友“佳杰”的回答
36)来自一群活跃网友“稳稳的幸福”的提问
请教大家一个问题,有没有遇到过block内的reg2reg path在block自身看是meet的,但是assemble起来以后,full chip上看是有violation的,最后都怎么解决的?
时钟延迟造成的,模块内部时钟延迟短,相关约束松,到了顶层时钟路径延迟长,约束中的derate影响大,可以试试加大点底层设计余量
2)顶层的clock tree尽量减少SI的影响,加上shielding试试
感谢热心群友“zw”,“radon”的回答
37)来自一群活跃网友“匠斤”的提问
请教各位大神一个问题,如何直接判断一个sdc是不是存在问题?比如某个sdc加到design里面会导致pr结果变坏
先看最坏的path是不是真的path,只能慢慢清,也可以用gca,ccd之类的预检一下。
感谢热心群友“dearwang”的回答
38)来自一群活跃网友“梦的海洋”的提问
没有decap filler的话,在DFM的时候可以用spare gate filler去代替嘛
不能代替,decap有稳压的功效,spare cell是加一些其他spare的cell进来,加进来以后,必须tie1或者tie 0,需要加tie cell,会浪费绕线资源,直接加filler吧,只是动态IR会差一些
再一次感谢热心群友“dearwang”的回答
39)来自一群活跃网友“王健”的提问
rvt和lvt单元可以混着用么?
可以,但是tree上不能混用,lib会不准,出现out of model的情况
感谢热心群友“radon“的回答
40)来自一群活跃网友“风的季节”的提问
请问下,block端口的input, output delay,怎么去分配呢?
要看外部环境需要多少,如果是给customer的ip,尽量给customer留越多越好,把自己这里尽量弄紧
感谢热心群友“Rui”的回答
GlobalFoundries(原IBM芯片设计中心)招人啦返回搜狐,查看更多
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