计算机组成原理fpga实验指导书,计算机组成原理 fpga实验指导书

计算机组成原理 fpga实验指导书

(56页)

本资源提供全文预览，点击全文预览即可全文预览,如果喜欢文档就下载吧，查找使用更方便哦！

19.90 积分

- 1 -《《计算机组成原理计算机组成原理》》实验指导书实验指导书计算机科学与技术学院计算机科学与技术学院- 2 -目录目录实验一 熟悉实验平台……………………………………………………………………(3)实验二 总线传送…………………………………………………………………………(10)实验三 运算器的设计与调试……………………………………………………………(14)实验四 存贮器的设计与调试……………………………………………………………(20)实验五 控制器的设计与调试…………………………………………………………...(26)附 录 常用器件简介……………………………………………………………………(30)- 3 -实验一实验一 熟悉实验平台熟悉实验平台一．实验目的一．实验目的1. 熟悉使用 Verilog 硬件描述语言 2. 熟悉 ISE 开发环境 3. 掌握实验箱组成 4. 熟悉时序发生器的组成原理； 5. 掌握数字逻辑器件 Verilog 语言的编写；二．实验设备二．实验设备1. 装有 ISE10.1 的 PC 机一台 2. EDK-3SAISE 实验箱一台三．实验内容三．实验内容1.节拍信号节拍信号 T1——T T4波形如图波形如图-1 所示所示图-1 节拍时序波形图 每个节拍内均包含脉冲 clk_m1。节拍信号有三种工作方式。这三种工作方 式受 Clk_sel，Clk_sel1 电平开关组合控制。 Clk_selClk_sel1功能说明 00连续时标方式 01单周期时标方式 10单周期时标方式 11单拍时标方式时标信号的启动，停止受 Button,Rstn 按钮开关控制。2.2.用用 VerilogVerilog 语言实现时序代码如下：语言实现时序代码如下： module Timeen(input Clk, //System Clock 40Mhz- 4 -input Button, // setep clock input Rstn, // reset, low activeinput Clk_sel, // sequence timing or step timing selectinput Clk_sel1,output [4:1] t, // Display(T1-T4)output M1);wire Clk_m1; wire Clk_i,Clk_ii; wire PB_R;assign M1=Clk_m1; GenClk_i Clk_i_Module (.Clk_s(Clk), .Clk_i(Clk_i), .Rstn(Rstn)); GenClk_ii Clk_ii_Module (.PB_R(PB_R), .Clk(Clk), .Clk_ii(Clk_ii)); Debouncer Debouner_Module (.Clk_s(Clk), .PB(Button), .PB_state(), .PB_up(PB_R), .PB_down());ClkSel ClkSel_Module (.Clk_s(Clk),.Clk_i(Clk_i), .Clk_ii(Clk_ii), .Clk_m1(Clk_m1), .Clk_sel(Clk_sel),.Clk_sel1(Clk_sel1)); Bit1_Display Bit1_Display_Module (.Clk_s(Clk), .Clk_m1(Clk_m1), .T(t), - 5 -.Rstn(Rstn),.Clk_i(Clk_i));endmodulemodule GenClk_i(input Clk_s,output Clk_i,input Rstn);reg [24:0] Cnt;assign Clk_i= Cnt[24];always@(posedge Clk_s or negedge Rstn) begin if (!Rstn) CntB AB AB3× × × × × ×H L LA3B2× × × × ×H L LA3=B3A2B1× × × ×H L LA3=B3A2=B2A1B0× × ×H L LA3=B3A2=B2A1=B1A0

 天天文库所有资源均是用户自行上传分享，仅供网友学习交流，未经上传用户书面授权，请勿作他用。