计算机组成原理fpga实验指导书,计算机组成原理 FPGA实验指导书.doc

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《计算机组成原理》实验指导书计算机科学与技术学院目录实验一熟悉实验平台……………………………………………………………………(3)实验二总线传送…………………………………………………………………………(10)实验三运算器的设计与调试……………………………………………………………(14)实验四存贮器的设计与调试……………………………………………………………(20)实验五控制器的设计与调试…………………………………………………………...(26)附录常用器件简介……………………………………………………………………(30)实验一熟悉实验平台一.实验目的熟悉使用Verilog硬件描述语言熟悉ISE开发环境掌握实验箱组成熟悉时序发生器的组成原理;掌握数字逻辑器件Verilog语言的编写;二.实验设备装有ISE10.1的PC机一台EDK-3SAISE实验箱一台三.实验内容1.节拍信号T1—T4波形如图-1所示图-1节拍时序波形图每个节拍内均包含脉冲clk_m1。节拍信号有三种工作方式。这三种工作方式受Clk_sel,Clk_sel1电平开关组合控制。Clk_selClk_sel1功能说明00连续时标方式01单周期时标方式10单周期时标方式11单拍时标方式时标信号的启动,停止受Button,Rstn按钮开关控制。2.用Verilog语言实现时序代码如下:moduleTimeen(inputClk,//SystemClock40MhzinputButton,//setepclock inputRstn,//reset,lowactiveinputClk_sel,//sequencetimingorsteptimingselect inputClk_sel1,output[4:1]t,//Display(T1-T4) outputM1); wireClk_m1; wireClk_i,Clk_ii; wirePB_R; assignM1=Clk_m1;GenClk_iClk_i_Module(.Clk_s(Clk),.Clk_i(Clk_i),.Rstn(Rstn));GenClk_iiClk_ii_Module(.PB_R(PB_R),.Clk(Clk),.Clk_ii(Clk_ii));DebouncerDebouner_Module(.Clk_s(Clk),.PB(Button),.PB_state(),.PB_up(PB_R),.PB_down());ClkSelClkSel_Module( .Clk_s(Clk),.Clk_i(Clk_i),.Clk_ii(Clk_ii),.Clk_m1(Clk_m1),.Clk_sel(Clk_sel), .Clk_sel1(Clk_sel1) );Bit1_DisplayBit1_Display_Module(.Clk_s(Clk),.Clk_m1(Clk_m1),.T(t),.Rstn(Rstn), .Clk_i(Clk_i) );endmodulemoduleGenClk_i(inputClk_s,outputClk_i,inputRstn); reg[24:t; t[24]; always@(posedgeClk_sornegedgeRstn) begin if(!Rstn) Cnt<=0; t<=Cnt+1; end endmodulemoduleGenClk_ii(inputPB_R,inputClk,outputClk_ii); regClk_o,Clk_o1,Clk_o2; assignClk_ii=Clk_o2; always@(posedgeClk) begin Clk_o<=PB_R; Clk_o1<=Clk_o; Clk_o2<=Clk_o1; end endmodulemoduleDebouncer(Clk_s,PB,PB_state,PB_up,PB_down); inputClk_s;//"clk"时钟信号 inputPB;//"PB"有毛刺的、异步的、低有效的按键信号 outputPB_state;//当按键被按下时输出1 outputPB_down;//按键被按下的瞬间输出一个高电平脉冲 outputPB_up;//按键被松开的瞬间输出一个高电平脉冲//首先使用两个触发器来同步PB信号 regPB_sync_0; always@(posedgeClk_s) PB_sync_0<=~PB;//翻转PB,使之高有效 regPB_sync_1; always@(posedgeClk_s)PB_sync_1<=PB_sync_0; //声明一个16位的剖? reg[21:0]t; //当按键被按下或松开时,计数?//当计数器计数溢出时,便认为按键的状态确定。 regPB_st

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