testbench实例 vhdl_VHDL的testbench的编写（转）

大多数硬件设计人员对verilog的testbench比较熟悉，那是因为verilog被设计出来的目的就是为了用于测试使用，也正是因为这样verilog的语法规则才被设计得更像C语言，而verilog发展到后来却因为它更接近C语言的语法规则，设计起来更加方便，不像VHDL那也死板严密，所以verilog又渐渐受到硬件设计者们的青睐。但其实VHDL在最开始也是具有测试能力的，而且它的语法严密，但我们同样可以用它来编写我们的测试文件。

下面以一个8bit计数器为例子给出个简单的testbench模板及注释：

通过编写testbench来仿真和通过拖波形来仿真，最大的好处就是，当测试数据无比庞大时，可以简易得通过testbench中的算法来实现，而另一个更为重要的方面就是，可以通过testbench对数据文件进行读写操作，从而简化我们的仿真工作。

首先介绍下时间控制语句——wait：(其实wait语句是通过控制仿真的两种状态——执行和挂起，来控制时间的)

1.wait——无线等待；语法【wait；】，类似于Verilog中的￥Stop

2.wait on——敏感信号量变化；语法【wait on 信号；】，表示当信号发生变化的时候，仿真开始继续执行，从而结束挂起状态

3.wait until——条件满足；语法【wait

until 表达式】，表达式为一个布尔表达式，表示当表达式为“真”时，