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服务器内存错误检查和纠正ecc(Server memory error checking and correcting ECC)

服务器内存错误检查和纠正ecc(Server memory error checking and correcting ECC)

是ECC“错误检查和纠正“的简写，中文名称是”错误检查和纠正”。ECC是一种能够实现”错误检查和纠正”的技术，ECC内存就是应用了这种技术的内存，一般多应用在服务器及图形工作站上，这将使整个电脑系统在工作时更趋于安全稳定。

要了解ECC技术，就不能不提到平价(奇偶校验)。在ECC技术出现之前，内存中应用最多的是另外一种技术，就是平价(奇偶校验)。我们知道，在数字电路中，最小的数据单位就是叫”比特(位)”，也叫数据”位”、“比特也是内存中的最小单位，它是通过”“1”“0”来表示数据高、低电平信号的和。在数字电路中8个连续的比特是一个字节(字节)，在内存中不带”奇偶校验“的内存中的每个字节只有8位，若它的某一位存储出了错误，就会使其中存储的相应数据发生改变而导致应用程序发生错误。而带有”奇偶校验”的内存在每一字节(8位)外又额外增加了一位用来进行错误检测。比如一个字节中存储了某一数值(1、0、1、0、1、0、1、1)，把这每一位相加起来(1＋0＋1＋0＋1＋0＋1＋1 = 5)。若其结果是奇数，对于偶校验，校验位就定义为1，反之则为0；对于奇校验，则相反。当CPU返回读取存储的数据时，它会再次相加前8位中存储的数据，计算结果是否与校验位相一致。当CPU发现二者不同时就作出视图纠正这些错误，但平价有个缺点，当内存查到某个数据位有错误时，却并不一定能确定在哪一个位，也就不一定能修正错误，所以带有奇偶校验的内存的主要功能仅仅是”发现错误”，并能纠正部分简单的错误。

通过上面的分析我们知道平价内存是通过在原来数据位的基础上增加一个数据位来检查当前8位数据的正确性，但随着数据位的增加平价用来检验的数据位也成倍增加，就是说当数据位为16位时它需要增加2位用于检查，当数据位为32位时则需增加4位，依此类推。特别是当数据量非常大时，数据出错的几率也就越大，对于只能纠正简单错误的奇偶检验的方法就显得力不从心了，正是基于这样一种情况，一种新的内存技术应允而生了，这就是ECC(错误检查和纠正)，这种技术也是在原来的数据位上外加校验位来实现的不同的是两者增加的方法不一样，这也就导致了。两者的主要功能不太一样。它与平价不同的是如果数据位是8位，则需要增加5位来进行ECC错误检查和纠正，数据位每增加一倍，ECC只增加一位检验位，也就是说当数据位为16位时ECC位为6位，32位时ECC位为7位，数据位为64位时ECC位为8位，依此类推，数据位每增加一倍，ECC位只增加一位。总之，在内存中ECC能够容许错误，并可以将错误更正，使系统得以持续正常的操作，不致因错误而中断，且ECC具有自动更正的能力，可以将平价无法检查出来的错误位查出并将错误修正。

内存

严格的说DDR应该叫DDR SDRAM，DDR人们习惯称为，部分初学者也常看到DDR SDRAM，就认为是sdram.ddr SDRAM是双数据速率SDRAM DDR SDRAM的缩写，是双倍速率同步动态随机存储器的意思。内存是在内存基础上发展而来的，仍然沿用SDRAM生产体系，因此对于内存厂商而言，只需对制造普通SDRAM的设备稍加改进，

DDR memory can be achieved, can effectively reduce costs.

SDRAM transmission is only one data in one clock cycle, it is the transfer of data between the clock rise period; while the DDR memory is two times the data transmission of a clock cycle, it can in the transmission of the clock rise and fall of a so called double data rate synchronous dynamic random access memory. DDR memory can achieve higher data rates at the same bus frequency as the SDRAM.

Compared with SDRAM DDR using synchronization circuit is more advanced, the specified address, transport and main steps of data output is independent, and maintain complete synchro