- 7. CPLD/FPGA的加载电路.JTAG/PS/AS及CPU加载电路与时序要求
l 配置管脚
MSEL[1:0] | 选择配置模式,JTAG模式下会忽略
| |||||||||||||
nSTATUS | 指示配置开始状态,双向。必须上拉一个10K 欧的电阻。
| |||||||||||||
CONF_DONE | 指示配置完成状态,双向。必须上拉一个10K 欧的电阻。
| |||||||||||||
nCONFIG | 配置异步使能管脚。 用户模式下,nCONFIG信号用来初始化重配置。当nCONFIG脚被置低后,器件进入复位状态,信号必须至少保持2us。当nCONFIG 又回到高电平状态后,配置重新开始。 *可以将nCONFIG 脚接一个10K 的上拉电阻到3.3V. | |||||||||||||
nCE,nCEO | nCE下载链器件配置始能输入,常低。 连接到上一个器件的nCEO,下载链的第一个器件nCE接地 | |||||||||||||
nCEO载链期间始能输出 配置完成后,此信号将始能下一个器件开始进行配置。下载链上最后一个器件的nCEO悬空 | ||||||||||||||
ASDO | 串行地址信号,AS模式使用ASDO-to-ASDI 路径控制配置器件 | |||||||||||||
nCSO | 片选信号,AS模式通过nCSO-to-nCS路径使能配置器件 | |||||||||||||
DCLK | 控制时钟,AS模式下输出时钟,PS模式下输入时钟 | |||||||||||||
DATA0 | 串行数据信号,接到配置芯片的DATA,接收数据 | |||||||||||||
ATA0,DCLK,NCSO,ASDO 脚上都有微弱的上拉电阻,且一直有效。在配置完成后,这些脚都会变成输入三态,并被内部微弱的上拉电阻将电平置为高电平 | ||||||||||||||
INIT_DONE | 从低到高的跳变指示FPGA 已经进入了用户模式。在QuartusII 里面可以通过使能Enable INIT_DONE 输出选项使能这个脚。 | |||||||||||||
l AS模式加载电路:
FPGA的配置过程包括以下几方面:复位,程序加载,初始化,最后进入用户模式,运行下载之后的代码。
l PS模式加载电路
此模式下必须将nCONFIG由低拉高才能结束重起而进入到配置阶段。
FPGA通过DATAO管脚接收数据,使用DCLK管脚接收时钟信号。数据在DCLK的上升沿存入FPGA。DCLK没有最大周期限制,也就是说通过DCLK信号,用户可以暂停配置过程。其他过程与AS一样。
一个PS 配置必须满足建立和保持时间参数以及最大化时钟频率。当使用一个微处理器
或其它智能主机控制PS 接口时,确保满足这些时序的要求
配置时序参数查具体DATASHEET。
l JTAG模式
在JTAG模式下使用TCK、TDO、TMS和TDI这四个信号来进行器件的配置。在TCK管脚上FPGA内部有微弱的下拉电阻,TCK和TDI上有微弱的上拉电阻。在JTAG配置阶段,所有的I/O都处于三态。表列出了这些管脚的功能
TDI | 数据输入TCK 上升沿输入 |
TDO | 数据输出 TCK的下降沿输出 |
TMS | 模式选择 |
TCK | 时钟输入 |