江鸟的坚持-CSDN博客

原创基于FPGA的PCIe接口实现

摘要 PCI Express是一种高性能互连协议，被广泛应用于网络适配、图形加速器、网络存储、大数据传输以及嵌入式系统等领域。文中介绍了PCIe的体系结构，以及利用Altera Cyclone IV GX系列FPGA实现PCIe接口所涉及的硬件板卡参数、应用层系统方案、DMA仲裁、PCIe硬核配置与读写时序等内容。PCI Express(PCIe)是一种高性能互连协议，可应用于网络适配、图

2017-01-05 12:26:00 25415 3

原创 AXI4-Stream协议总结

AXI4-Stream去掉了地址项，允许无限制的数据突发传输规模；一、接口信号描述信号源描述ACLK时钟源全局时钟信号。所有信号在ACLK信号上升沿采样。ARESETn复位源全局复位信号。ARESETn低电平有效。TVALID主

2016-12-30 14:11:30 19791 2

原创 4、程序的固化和下载(二)

基于 ZYNQ 的启动方式包括了 ZYNQ 的加载流程、支持的加载模式、裸机启动、LINUX 启动等。其中加载模式有常用的 JTAG 模式、QSPI 模式、SD 卡模式、NAND FLASH 模式、QSPI+EMMC 模式。如果需要详细了解其中的原理需要阅读大量资料和一些 XILINX 的 FSBL 代码以及 LINUX 启动部分的源码。

2025-06-12 14:59:37 123

原创 3、Xilinx USB JTAG 仿真下载器驱动安装

一般安装 vitis(vivado)的过程中勾选了安装 JTAG cable 驱动就会默认安装好 JTAG 驱动，但是如果 vivado 无法正确识别到 JTAG，那么可以试下重新手动安装驱动。

2025-06-12 10:40:35 147

Vitis 统一软件平台可实现在 Xilinx 异构平台（包括 FPGA、SoC 和 Versal ACAP）上开发嵌入式软件和加速应用。它可为边缘、云和混合计算应用加速提供统一编程模型。利用与高层次框架的集成，通过加速库采用 C、C++ 或 Python 进行开发，或者使用基于 RTL 的加速器和低层次运行时 API 对实现方案进行粒度更精确的控制 — 选择您需要的抽象层次。1.1 面向所有 Xilinx 平台的统一设计方法用于在所有 Xilinx 平台上部署加速应用的统一设计方法和编程模型。

2025-06-10 14:36:19 823

原创 1、ZYNQ 开篇简介

Zynq 系列的亮点在于 FPGA 里包含了完整的 ARM 处理子系统（PS），每一颗 Zynq 系列的处理器都包含了 Cortex-A9 处理器，整个处理器的搭建都以处理器为中心，而且处理器子系统中集成了内存控制器和大量的外设，使 Cortex-A9 的核在 Zynq-7000 中完全独立于可编程逻辑单元，也就是说如果暂时没有用到可编程逻辑单元部分（PL）， ARM 处理器的子系统也可以独立工作，这与以前的 FPGA 有本质区别，其是以处理器为中心的。

2025-06-10 10:54:08 730

原创 FEC(前向纠错) 实现光通信系统的可靠传输

伴随着网络流量的快速增长，波分复用技术作为现在通信系统的基础承载技术，也经历了容量从小到大的发展过程。在这一发展过程中，每一次单波长速率的提升都伴随着技术的重大变化：从单波长 2.5G 时代的直接调制方式到 10G 时代的外调制方式及 DCM 色散补偿；10G 时代到 40G 时代是 OOK 调制技术向 PSK 调制技术的转变；40G 时代到 100G时代的关键技术特征则是高速 DSP（ADC 采用速率达到 56Gbit/s 以上）使能的相干技术。

2025-06-07 11:35:24 881

原创 SERDES电平标准之CML

CML电平标准是Transceiver技术的首选，在Xilinx的GTX/H以及以此为底层架构的众多协议，发送以及接收差分信号线都是以此为标准，在管脚约束页面上，也是没有开放出来的。对于数字工程师来说，本文过于硬件化，过于物理化，应该是一般硬件工程师应该关注的内容，但作为FPGA上的数字工程师来说，我们几乎每天都与高速串行总线打交道，却不知无论是X家提供的或者A家提供的Transceiver或Ｓｅｒｄｅｓ背后是怎么的硬核电路，显的也太不专业了！

2025-06-06 17:22:48 350

原创 Sublime Text4 4192 安装

安装之后，使用sublime text 打开安装目录下的sublime_text.exe文件

2025-06-05 14:22:35 234

转载 xilinx系列FPGA基于VIVADO的pin delay列表生成说明

本文用于讲诉xilinx系列FPGA基于VIVADO的pin delay列表生成说明，以及一些注意事项，为FPGA设计人员探明道路。Pin delay 即FPGA内部die到pin的延时数据。

2025-04-10 18:02:13 139

转载低版本的vivado打开高版本vivado工程

我现在用的是vivado2017.4版本，现在想打开vivado2018.3版本的工程，但会出现警告，主要是版本不兼容导致。只要依次点击Tools→Report→Report IP Status，将要解锁的ip核勾选再点击Upgrade Selected即可。看到2018版本的version和minor为7和39，而2017版本为7和 35（如果不知道自己版本是多少可以用编辑器打开一个自己版本的工程查找）修改后记得保存后再打开工程。3、如果工程里有ip核的话，会出现ip核被锁的情况。可以按以下步骤来解决。

2025-02-26 10:55:16 921

原创在线进制转换(CRC)

在线进制转换-IEE754浮点数16进制转换符点数十六进制转换器 - ASCII码功率dbm与mv/uv换算 - jacob1934 - 博客园工具：VRMS/dBm/dBu/dBV计算器 | Analog DevicesW, dBW 和 dBm转换在线计算器 - RF单位换算 - 微波射频网

2025-02-26 10:51:24 219

原创离散时间PID控制器

离散时间PID控制器

2025-02-26 10:49:03 599

原创 system generator 使用高版本的matlab

system generator 使用高版本的matlab。

2025-01-14 11:13:35 336

原创在线转换公式

在线进制转换-IEE754浮点数16进制转换符点数十六进制转换器 - ASCII码工具：VRMS/dBm/dBu/dBV计算器 | Analog DevicesW, dBW 和 dBm转换在线计算器 - RF单位换算 - 微波射频网功率dbm与mv/uv换算 - jacob1934 - 博客园

2024-12-18 13:56:17 222

原创 QT IEEE754 16进制浮点数据转成10进制

后面10位到32位代表有效数字的小数部分xxxxxx，实际有效值就是1.xxxxxx，在作用相应指数。指数是2进制的指数，其中127代表指数0，可以表示指数范围±127.IEEE754标准转换QT代码。正数为0，负数为1.

2024-10-14 10:08:36 503

转载 Xilinx FPGA时钟二选一

通常Xilinx FPGA时钟二选一用如下原语实现，其中S为时钟选择输入，I0和I1为两路时钟输入，O为一路时钟输出。

2024-10-01 11:41:21 545

原创 QT学习小记

qt学习小计

2024-09-23 09:32:42 290

原创 Vivado的.v文件被误分类到Non-module Files中[filemgmt 20-2001] Source scanning failed

srcscanner.exe文件在，但没启动，双击启动会报缺少libboostfilesytem.dll文件。解决方法：下载libboostfilesytem.dll文件，并regsvr32 来注册。所有新创建的Design Sources被分类到Non-module Files中。问题出在srcscanner.exe这个程序上分两种情况。

2024-09-22 11:39:53 1073 1

原创 Xilinx 7系列中的MMCM原语

7系列FPGA的MMCM的原语有两种，分别是MMCME2_BASE和MMCME2_ADV

2024-09-10 09:13:17 1519

原创 vivado使用tcl和tcl打开vivado工程的方法

① 使用tcl命令：启动vivado，在tcl console下，用cd命令将工作路径指定到目标路径，例如 cd d:/work/vivado_Project，在此路径下保存有.tcl文件，然后输入TCL命令 source ./system.tcl，即可完成恢复vivado工程。vivado在不同的工程中无法直接拷贝bd文件，如果想把一个工程的bd迁移到另外一个工程中，可以通过在老工程里头导出tcl脚本，在tcl命令行中输入：write_bd_tcl name.tcl，此时生成了name.tcl，

2024-08-07 22:29:12 1491

原创激光通信--快反镜应用CPA、FPA、PAA

激光通信是以激光作为通信介质，直接在自由空间进行信息传递的通信方式。

2024-07-30 09:14:28 783

转载 Xilinx FPGA程序升级更新

Xilixn FPGA提供了一种在线升级的方式，可以通过ICAP指令实现。ICAP(Internal Configuration Access Port) 指的是内部配置访问端口，其主要作用是通过内部配置访问端口（ICAP），用户可以在FPGA逻辑代码中直接读写FPGA内部配置寄存器（类似SelectMAP），从而实现特定的配置功能，例如Multiboot。FPGA实现IPROG通常有两种方式，一种是通过ICAP配置，一种是把相关指令嵌入bit文件中。与通过bit文件实现IPROG相比，通过ICAP更灵活

2024-07-10 18:05:26 2103 1

原创 QSPI Flash的原理与QSPI时序的Verilog实现

本节主要是讨论QSPI(Quad SPI，四线SPI总线)的相关内容。我的开发板上有一片型号是W25Q128BV的Quad SPI Flash存储器，本文将以它为例子来说明QSPI操作的一些内容。

2024-04-24 16:35:58 2935 1

原创 Altera FPGA 配置flash读写

Quartus中没有直接提供这个格式的文件，不过Quartus下用于Nios2开发的套件（nios2eda）中，有一个小工具：sof2flash在Nios2 Shell中启动这个工具，可以将sof文件转为.flash文件。查看这个.flash工具，就能发现这个文件的语法结构和MCS文件一样。

2024-04-24 15:43:45 1862 2

转载 VIVADO网表文件DCP文件的封装及调用

DCP网表文件的作用：加密：可以保护自己的知识产权，当不想共享自己的源文件时，可以将源文件生成DCP网表文件交付他人。压缩：DCP网表文件是可以将多个源文件压缩成一个DCP网表文件。

2024-03-12 13:13:26 1850

原创 win10 active

win10 active

2024-03-12 10:45:47 492

转载 Xilinx XPM

Xilinx xpm

2024-03-02 20:00:19 667

原创简单了解USB通信协议

在一个USB通信系统中，只能有一个主机存在，USB通信只存在于主机和设备之间，每次通信都必须由主机发起，而设备和设备之间无法通信。

2024-02-23 15:17:51 1141

转载 USB-HID 设备扫盲

这是一篇关于USB协议的分析，重点分析HID（human interface device）类设备。

2024-02-23 11:30:51 524

原创 Sublime text 3 配置

然后：安装一个汉化插件：ChineseLocalizations 到sublime text3中，操作：Ctrl+Shift+P打开命令面板，找到Install Package 点击打开，会加载一会，稍等一下，输入ChineseLocalizations 到输入框,会提示如下内容，你会发现已经汉化好了，是不是如此这般简单。其它以默认设置安装。首先：在sublime text3中 Ctrl+Shift+P打开命令面板，找到 Install Pachage Control，点击回车出现下面提示，表示安装成功。

2024-02-22 22:36:31 1125 2

转载 sublime text3配置ctrl+鼠标左键进行函数跳转

点击Preferences->Browse Packages进入Packages目录，然后打开User目录，查看User目录里面有没有Default (Windows).sublime-mousemap文件，如果没有则创建一个。如果保存文件名为Default (Windows).sublime-mousemap没有效果可以试试保存文件为Default.sublime-mousemap。版权声明：本文为博主原创文章，遵循 CC 4.0 BY-SA 版权协议，转载请附上原文出处链接和本声明。

2024-02-22 22:24:58 389

原创 Motor Control IP Blocks

Motor Control IP Blocks

2024-02-21 17:46:00 1124

原创液晶偏振光栅

光是横波.在垂直于光的传播方向的平面内光波振动(即E矢量振动)各方向振幅都相等的光为自然光;只在某一方向有光振动的光称为线偏振光;各方向光振动都有,但振幅不同的光叫部分偏振光.螺旋着振动的光称圆偏振光，分旋和右旋

2024-01-16 17:43:26 2661

原创基于Mcrosemi M2S090T FPGA 的 imx991 SWIR的SLVS解码（一）

本工程使用适用于航天级的Microsemi Smartfusion FPGA对Sony 公司的SWIR，短波红外相机传感器，使用SLVS数据总线，进行解码，输出图像信号。

2024-01-16 16:32:04 2433 10

原创红外线波长分类

红外线按波长分类

2023-11-24 09:41:25 2974

原创浅析SVPWM调制技术

MC,电机控制

2023-11-15 15:14:19 2693 1

转载 Xilinx 7 位置约束 LOC 语法之IN_FIFO

关于IN_FIFO OUT_FIFO位置约束

2023-09-18 15:20:48 1820

转载 Canny边缘检测算法原理及其VC实现详解(一)

图象的边缘部分集中了图象的大部分信息，图象边缘的确定与提取对于整个图象场景的识别与理解是非常重要的，同时也是图象分割所依赖的重要特征，边缘检测主要是图象的灰度变化的度量、检测和定位，自从1959提出边缘检测以来，经过五十多年的发展，已有许多中不同的边缘检测方法。结论是：实现图像的边缘检测，就是要用离散化梯度逼近函数根据二维灰度矩阵梯度向量来寻找图像灰度矩阵的灰度跃变位置，然后在图像中将这些位置的点连起来就构成了所谓的图像边缘（图像边缘在这里是一个统称，包括了二维图像上的边缘、角点、纹理等基元图）。

2023-09-14 15:10:41 1318

Xilinx 自带xadc ADC 12Bit verilog模块

1、此程序运行在Zynq xc7z020上，不同的xilinx器件，可以选择ip report来升级一下，搞不通了CSDN联系我。 2、利用xiinx 自带的xadc模块来实现adc采样 3、ADC 12bit，最高1Msps 4、输入时钟频率100M，可在ip核里修改

2025-06-05

AXI4 总线的verilog模块

1、rad_top.sv为顶层例化模块，内例化了aq_axi_master.v，mem_test.v和system 2、aq_axi_master.v为AXI4 master bus的实现模块，此模块实现了AXI4协议的主接口的读写逻辑，可与其他的从接口对接，如与system对接。 3、system模块为block designs模块，根据需要自己在系统里定义。 4、mem_test.v模块实现本地模块与aq_axi_master模块的读写逻辑。 5、以上AXI4的master接口用于xilinx的平台。

2025-06-05

用于Sony IMX991-AABA-C配置寄存器的vrilog程序

1、用于Sony IMX991-AABA-C配置寄存器的vrilog程序 2、IMX991配置接口是SPI和IIC复用，此程序使用IIC，需要SPI的我也有，可以联系。

2025-06-05

fpga串口通信读写的verilog源码程序

本程序使用verilog实现了uart接口的功能，可用于xilinx、altera、lattience等任何支持verilog模块的平台，支持设置输入频率和波特率 1、uart_op.v为当前的顶层文件，在这个模块里调用例化了，data_tx_rx.v和UART_Ctrl.v模块。 2、data_tx_rx.v用于外部读写uart接口。 3、UART_Ctrl.v用于例化uart的读写。 4、UART_Ctrl.v调用例化了uart2_rx.v和uart2_tx.v分别实现了uart的底层接收和发送功能。

2025-06-05

PLL altera cyclone平台参数化调用pll核

The PLL cores support the following features: • All PLL features provided by Altera's ALTPLL megafunction. The exact feature set depends on the device family. • Access to status and control signals via Avalon Memory-Mapped (Avalon-MM) registers or top-level signals on the SOPC Builder system module. • Dynamic phase reconfiguration in Stratix III and Stratix IV device families. The PLL output clocks are made available in two ways: • As sources to system-wide clocks in your SOPC Builder system. •

2023-04-04

MCP3425 ADC配置和数据读取源码FPGA/VHDL

MCP3425是采用小型SOT-23-6封装的单通道低噪声、高精度、差分输入 ΔΣ A/D 转换器，分辨率最高 16 位。片内精密 2.048V 参考电压使得差分输入电压范围为 ±2.048V（Δ 电压 = 4.096V）。器件可使用 2 线 I 2C 兼容串行接口，并采用 2.7V 至 5.5V 的单电源供电。用户通过2线I2C串行接口对可控制的配置位进行设置，从而 MCP3425 器件可按每秒 15、 60 或 240 次采样（samples per second， SPS）的速率执行转换。此器件具有片内可编程增益放大器（PGA），用户可在模数转换开始之前，选择 PGA 增益为 x1、x2、x4 或 x8。这允许 MCP3425 器件以较高的分辨率转换较小的输入信号。该器件有两种转换模式：(a) 连续转换模式和 (b) 单次转换模式。在单次转换模式下，器件在一次转换之后自动进入低电流待机模式，这样可以显著降低空闲期间的电流消耗。 MCP3425 器件可用于各种要求设计简单、低功耗和小体积的高精度模数数据转换应用中。

2023-04-04

ddr2 读写模块verilog

ddr2 读写模块verilog，基于Qys，LPDDR2 SDRAM Controller、Avalon-MM Pipeline Bridge slave接口

2023-03-31

红外图像的高斯滤波模块verilog

红外图像的高斯滤波，分辨率320*240，行像素增加到400，altera cyclone平台可用　数值图像处理中，高斯滤波主要可以使用两种方法实现。一种是离散化窗口滑窗卷积，另一种方法是通过傅里叶变化。最常见的就是滑窗实现，只有当离散化的窗口非常大，用滑窗计算量非常大的情况下，可能会考虑基于傅里叶变化的实现方法。所以本文将主要介绍滑窗实现的卷积。　　离散化窗口划船卷积时主要利用的是高斯核，高斯核的大小为奇数，因为高斯卷积会在其覆盖区域的中心输出结果。常用的高斯模板形式： 1 2 1 1/16 * 2 4 2 1 2 1

2023-03-29

PICO640红外探测器配置模块verilog

2023-03-28

瑟尔发电机SEG和IGV

瑟尔于十四岁时就开始制造第一部瑟尔效应发电机，以实现他的梦想。这个装置是由三个呈同心圆排列的环状体所构成，每个环状体由四种不同的材质组成，而这四种材质也以同心圆的方式彼此紧附在一起。这三个环状体固定在一个基座上，环绕每个环状体的是可以绕着它们自由旋转的滚筒，一般最里层的环状体有12个滚筒，中间那层有22个，而最外层则有32个。滚筒的外围是线圈，连接不同的配置结构，可以供应交流电或直流电。早在1965年，瑟尔就结合了SEG的技术，制造出反地心引力的碟型飞行器（IGV；Inverse GravityVehicles），并完成飞行测试。IGV可以制造成任何尺寸，而且半小时内就可以从英国飞抵日本，时速高于一万九千公里！此外，这种碟型飞行器也很环保。

2023-02-11

ZYNQ AX7020 PL读写PS端 DDR 数据 vivado

PL 和 PS 的高效交互是 zynq 7000 soc 开发的重中之重，我们常常需要将 PL 端的大量数据实时送到 PS 端处理，或者将 PS 端处理结果实时送到 PL 端处理，常规我们会想到使用 DMA 的方式来进行，但是各种协议非常麻烦，灵活性也比较差，本节课程讲解如何直接通过 AXI 总线来读写 PS 端 ddr 的数据，这里面涉及到 AXI4 协议，vivado 的 FPGA 调试等。

2023-01-17

基于FPGA的AM调制与解调（Verilog语言）

一、概述通过FPGA实现AM信号的产生与解调。要求是通过VIO控制载波频率、调制信号频率、调制深度可调，然后通过ILA观察AM信号和解调后的信号。载波信号的频率要求是1M~10M，调制信号的频率要求是1K~10K，调制深度从0到1、步进0.1。VIO与ILA只能通过硬件板卡实现。二、平台软件：Vivado 2017.4 硬件：ALINX ZYNQ AX7020 三、要求为了更好的说明下面一些参数设定的意义，把我们课程的部分要求贴上来完成AM信号调制和解调功能，具体要求如下：（1）载波信号频率范围：1M-10MHz，分辨率0.01MHz；（2）调制信号为单频正弦波信号，频率范围：1kHz-10kHz，分辨率0.01kHz；（3）调制深度0-1.0，步进0.1，精度优于5%；（4）调制信号和解调信号位宽为8位，AM信号16位，其他信号位宽自定义。四、原理虽然这部分简单，但却是最最重要的，把这部分看懂，所有的程序也就明白了。 1. AM信号：（A+ma*cos(w0t)）*cos（wct） ———————————————— 版权声明：

2023-01-17

Quartus-prime-standard-18.1-骏龙文件

Quartus_prime_standard_18.1_骏龙和谐文件 Quartus Prime Standard 18.1.0.625开发软件提供了系统级可编程单芯片（SOPC）设计一个完整的设计环境。Quartus Prime软件包括了您设计英特尔 FPGA、SoC 和 CPLD 所需的一切，从设计输入和合成直至优化、验证和仿真各个阶段。借助数百万个逻辑元件大幅增强器件的功能，为设计师提供把握下一代设计机遇所需的理想平台。Intel Quartus Prime 18.1版本已从可用性角度对某些功能进行了增强，包括现在Platform Designer可以通过引用子系统和 IP 元件的仿真信息来生成分层仿真脚本，而不需要遍历系统层次结构；您现在可以使用 Verilog 语法将 Platform Designer 中的端口与线路级接口相连接。

2022-12-21

quartus IP核 license.dat

此 license.dat文件中念有大量IP核的资源. 使用方法： 1、用记事本打开.dat文件。 2、开始->运行里输入 cmd 回车 3、输入 ipconfig /all 回车，找到你当前使用的网卡，查看mac address 4、将dat文件中的一串X用mac address替换。 5、打开quartus, 选择工具license setup, 在licese file: 选择.dat文件，注意不要有中文路径。

2022-12-21

步进电机驱动verilog模块

步进电机驱动verilog模块 module step_motor_control( input clk, input clk_1ko, input rst_n, input cw_en, input ccw_en, input [1:0] velocity, output reg motor1_p, output reg motor1_n, output reg motor2_p, output reg motor2_n, output reg cw_run_one_step, output reg ccw_run_one_step )

2022-09-30

空空如也

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Quartus-prime-standard-18.1-骏龙文件

quartus IP核 license.dat

步进电机驱动verilog模块

VC(MFC)编写串口调试助手(含VC6工程源文件)

altera_pll IP核参数化直接调用

使用laplacian算子求梯度的verilog模块

step7 v5.5 _key

840Dsl简明调试手册

VC++仓库管理

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