Go Forward Forever!_小石头Stone_CSDN博客-FPGA,verilog,模电领域博主

转载基于FPGA的PCIe接口实现

摘要 PCI Express是一种高性能互连协议，被广泛应用于网络适配、图形加速器、网络存储、大数据传输以及嵌入式系统等领域。文中介绍了PCIe的体系结构，以及利用Altera Cyclone IV GX系列FPGA实现PCIe接口所涉及的硬件板卡参数、应用层系统方案、DMA仲裁、PCIe硬核配置与读写时序等内容。PCI Express(PCIe)是一种高性能互连协议，可应用于网络适配、图

2017-01-05 12:26:00 15755

原创 AXI4-Stream协议总结

AXI4-Stream去掉了地址项，允许无限制的数据突发传输规模；一、接口信号描述信号源描述ACLK时钟源全局时钟信号。所有信号在ACLK信号上升沿采样。ARESETn复位源全局复位信号。ARESETn低电平有效。TVALID主

2016-12-30 14:11:30 14790 2

转自https://blog.csdn.net/lhb1415136659/article/details/973981041）PCB中相同模块的对应器件的通道值（Channel Offset）必须相同。（2）器件不能锁住，否则无法进行Room复用。（3）相同模块的对应的原理图如果不在同一页原理图中可以直接使用Room进行复用，如果在同一原理图中的，需要新建一个原理图，将该原理图保存到工程目录下，然后再将模块原理图复制到新建的原理图中，才能进行模块复用。1,第一步设计完成,原理图,采用模块画

2020-11-20 08:23:14 88

转载 Y.1564与RFC2544区别

Y.1564与RFC2544都是进行以太网性能测试的标准，这两个标准有些区别。RFC2544出现时间比较早，是IETF主导，此标准是专门针对以太网设备进行测试而设计的。当然，使用RFC2554也可以进行网络方面的测试，只是测试时间比较长，而且不能并行操作。Y.1564是ITU-T标准，出现在RFC2544后面，由著名的测试仪表厂家EXFO主导。ITU-T的标准，都是针对电信运营商进行网络测试（注意，这里不再是设备测试）而设计的，因此Y.1564具有很多转为电信运营商测试网络而设计的内容。使用Y.1

2020-05-28 13:26:46 271

转载 DVI-A、DVI-D、DVI-I接口定义、DVI接口图和DVI接口标准介绍

dvi接口义 DVI接口图片 DVI接口标准介绍dvi-hdmi接口定义DVI 的定义：DVI-A ：就是与 VGA 规范一样的包括 RGBHV 信号线的模拟接口，RGB 是什么不用赘述了吧， HV 分别是水平和垂直扫描的行同步与场同步信号。VaGA 接口规范同样提供 RGBHV ，所以 DVI-A 就是兼容 VGA 接口的。DVI-D ： Silic...

2020-03-19 19:07:09 514 1

转载 verilog synthesis

各厂商综合工具，对HDL综合时都定义了一些综合属性这些属性可指定a declaration,a module item,a statement, or a port connection 不同的综合方式。语法为：/* synthesis, <any_company_specific_attribute = value_or_optional_value */下面就是Altera的...

2019-08-29 19:08:06 266

原创 FPGA现状

　　FPGA国内现状　　目前中国IC厂商在FPGA这个细分领域和国外巨头的差距远远比其他领域要大。　　FPGA技术门槛非常高，核心技术只掌握在及其少数的公司手上，而且xilinx和atlera手头握有6000多项专利，对后进者形成很高的技术壁垒，国内厂商要么和国外巨头专利交叉授权，要么花钱买专利，但当前我们并没有多少专利可以和xilinx和altera进行交叉许可，购买难度更大，这不仅仅是...

2019-07-16 19:51:42 5548

原创 sublime text 快捷键

主要快捷键列表：Ctrl+L 选择整行（按住-继续选择下行）Ctrl+KK 从光标处删除至行尾Ctrl+Shift+K 删除整行Ctrl+Shift+D 复制光标所在整行，插入在该行之前Ctrl+J 合并行（已选择需要合并的多行时）Ctrl+KU 改为大写Ctrl+KL 改为小写Ctrl+D 选词（按住-继续选择下个相同的字符串）Ctrl+M 光标移动至括号内开始或结束的位置...

2019-06-25 18:47:40 90

转载 BT.1120码流

现在来解释下BT.1120接口数据流，在本文最后一张图是数据流的整体图，前面是分部分介绍。考虑到每一行都存在300mV的行同步信号，不管在活动图像或标准测试信号中都是冗余部分，所以没必要每次取样和量化，可仅以“0～3”这4个码字来表示有效扫描开始，称之为“有效视频起始标志”（Start of Active Video,SAV）。同样，用第“1020～1023”这4个码字来表示有效扫描结束...

2019-06-16 16:13:58 829

转载 SD卡 TF卡引脚定义

SD卡 TF卡接口引脚定义

2019-03-30 11:10:55 2465

转载 can't launch the modelsim-alter software

路径中的结尾处一定要带 “ \” 路径中的结尾的 \ 一定要带

2019-03-24 14:22:08 511

转载 Verilog $random用法随机数

“$random函数调用时返回一个32位的随机数，它是一个带符号的整形数...”,并给出了一个例子：_____________________________________________________EX-1: reg[23:0] rand; rand=$random%60; //产生一个在 -59—59范围的随机数—————————————————————————又...

2019-01-25 13:55:31 1735

转载如何解决Sublime Text 3不能正确显示中文的问题

在Windows上使用Sublime Text 3的时候，发现一些txt文本打开以后，中文都是乱码。于是搜了一下，找到了解决方案。步骤：在Sublime Text里，按ctrl+`，打开Console，一次性输入如下代码： import urllib.request,os; pf = 'Package Control.sublime-package'; ipp ...

2019-01-03 09:39:05 539

转载 cordic 算法

cordic 算法知道正弦和余弦值，求反正切，即角度。采用用不断的旋转求出对应的正弦余弦值，是一种近似求解发。旋转的角度很讲求，每次旋转的角度必须使得正切值近似等于 1/(2^N)。旋转的目的是让Y轴趋近与0。把每次旋转的角度累加，即得到旋转的角度和即为正切值。比如Y轴旋转45度，则值减小1/2; 再旋转26.56505°，再减少1/4; 再旋转角度14.03624º...

2019-01-03 09:19:36 4506 1

转载 cordic算法详解

2019-01-02 09:39:16 752

转载 eMMC小总结

通俗的来说，eMMC=NAND闪存+闪存控制芯片+标准接口封装。本文大致做下边几个小结：（1）MMC与Host之间的连接连接由下图可见（2）eMMC和NAND Flash与Host的连接比较NAND Flash直接接入HostNAND Flash 直接接入 Host 时，Host 端通常需要有 NAND Flash Translation Layer，即 NFTL 或者 NAN...

2018-12-28 20:07:22 781

转载 sublime text3 unregistered, 3176激活

2018-12-19 16:34:27 4387

转载基于Nios II的DMA传输

关于DMA传输的实验。在系统运行时，当需要传输大量数据时，可以采用DMA的方式进行传输，以解脱出CPU来处理其他命令。 Nios II中的DMA传输有以下三种形式：1、存储器到存储器这种情况下需要同时打开发送通道和接收通道，而且源地址和目标地址都是自增的。//打开发送通道tx = alt_dma_txchan_open("/dev/dma_0")...

2018-11-19 16:21:30 499

转载 Verilog中inout的用法

芯片外部引脚很多都使用 inout 类型的，为的是节省管腿。一般信号线用做总线等双向数据传输的时候就要用到 INOUT类型了。就是一个端口同时做输入和输出。 inout 在具体实现上一般用三态门来实现。三态门的第三个状态就是高阻'Z'。当 inout 端口不输出时，将三态门置高阻。这样信号就不会因为两端同时输出而出错了,更详细的内容可以搜索一下三态门 tri-state 的资料1 使用...

2018-11-14 15:06:50 837

转载 Vivado和Quartus ii 中工程存档（Archive project）及打开

下面介绍下在Quartus ii 中进行工程存档（Archive project）以及打开存档工程的操作方法，当需要把工程发给其它电脑时，用工程存档比较方便，空间占用小，而且不会出现文件丢失的情况。我在实际中有遇到直接拷贝整个工程文件夹到别人电脑上，打开后，signaltap ii 文件丢失的情况，当我生成qar后再发到别人电脑上，就正常了。工程存档有点像把工程进行压缩一样，存档后的文件后缀是qa...

2018-11-14 15:00:54 388

转载 FPGA和STM32之间的FSMC通信

1、FSMC简介：FSMC即灵活的静态存储控制器，FSMC管理1GB空间，拥有4个Bank连接外部存储器，每个Bank有独立的片选信号和独立的时序配置；支持的存储器类型有SRAM、PSRAM、NOR/ONENAND、ROM、LCD接口（支持8080和6800模式）、NANDFlash和16位的PCCard。2、在设计中将FPGA当做SRAM来驱动，使用库函数来实现FSMC的初始化配置代码如下：...

2018-11-08 19:53:13 5086

转载 Quartus导出网表文件：.qxp和.vqm

当项目过程中，不想给甲方源码时，该如何？我们可以用网表文件qxp或者vqm对资源进行保护。下面讲解这两个文件的具体生成步骤：一、基本概念QuartusII的qxp文件为QuartusII Exported Partition，用于创建综合或者PAR之后的网表文件。QuartusII的vqm文件为verilog quartusII mapping，只能保存综合后，PAR前的综合...

2018-11-07 18:23:28 981

转载 LogicLock

逻辑锁定方法学（LogicLock Methodology）内容就是在设计时采用逻辑锁定的基于模块设计流程（LogicLock block-based design flow），来达到固定单模块优化的目的。这种设计方法学中第一次引入了高效团队合作方法：它可以让每个单模块设计者独立优化他的设计，并把所用资源锁定。　　这样在合成顶层设计时就可以保持每个模块的性能，而且它还让逻辑模块...

2018-11-07 17:57:46 402

转载 Quartus II LogicLock及增量编译Design Partition

首先，得先看看QuartusII的编译过程是个怎么样的，要了解这个过程很简单，看看下面这张图，谁都不陌生：当我们点全编译之后，下面的几个过程就会一个一个打上勾，而我们编译的过程也就是和这个运行过程是一致的：先是分析综合，再是布局布线，然后是汇编（这里不是指汇编语言的汇编，而是说将布局布线后的“电路”汇编成可下载到芯片内的“程序”），还有时序分析以及生成网表。我们仔细看它编译的过程会发现...

2018-10-31 18:56:14 332

转载 QuartusII中Design partion功能的使用

Design partion　　Design partion常用于“增益变量（QIC）”，通过Design Partition对子模块进行“逻辑分区”，在Design Partition Window中最关键的一个设定是Netlist Type，它有四个可选值——Source File，Post-Synthesis，Post-fit，Empty（如上图中所标1,2,3,4，上图是为了将各Typ...

2018-10-31 16:38:33 365

转载 FPGA优化之高扇出

　　Fanout即扇出，模块直接调用的下级模块的个数，如果这个数值过大的话，在FPGA直接表现为net delay较大，不利于时序收敛。因此，在写代码时应尽量避免高扇出的情况。但是，在某些特殊情况下，受到整体结构设计的需要或者无法修改代码的限制，则需要通过其它优化手段解决高扇出带来的问题。以下就介绍三个这样的方法：　　首先来看下面这个实例，如图1所示为转置型FIR滤波器中的关键路径时序...

2018-10-30 11:10:04 720

转载利用FPGA的IP核实现FIR滤波器

一、首先是设计指标：采用最优化设计方法（firpm），设计一个阶数为16阶（长度为17）的线性相位低通FIR滤波器，截止频率为500hz，fs=2000hz。，系数量化位数为12bit，输入数据位宽为12bit，输出数据位宽为25Bit，系统时钟为2khz。二、设计流程：（1）利用MATLAB设计滤波器系数，浮点数类型。（2）Matlab测试滤波器性能，输入观察输出。（3...

2018-10-16 14:23:17 1891

转载 Error：Can't generate netlist outout files because the file" " is an OpenCore Plus time-limited file.

2013/05/07晚，在构建NIOS软核的过程中，前面一切顺利，在后面出现以下两个编译错误：1、Error: Clock input port inclk[<number>] of PLL "<name>" must be driven by a non-inverted input pin.解决方案：如下图所示，造成错误的原因是在.bdf文件中，在CLOCK(i...

2018-10-16 14:21:32 2530 2

原创 altera FPGA 命令行设计流程

单独运行每个可执行文件，也可以使用以下命令一次运行所有编译器可执行文件：quartus_sh --flow compile < 工程名称 > [-c <编译器设置文件名称 >] 此命令将在全编译过程中运行 quartus_map、quartus_fit、quartus_asm 和 quartus_tan 可执行文件。视设置而定，它还可能运行可选的 quartus_d...

2018-10-07 09:29:27 711

转载 Verilog延时:specify的用法

原创地址：http://www.eefocus.com/lubee/blog/12-02/239054_deda6.html 检查时序的方式之一是时序仿真，在仿真过程中计算与该模块相关的延迟值；之二是静态时序验证。（1）延迟类型·分布延迟：在每个独立的元件基础上定义一种建模方式是将延迟值赋给独立的门，另一种是在单独的assign语句中指定延迟值。·集总延迟：定义在每个独立模块基础上...

2018-10-07 09:24:35 745

转载 Altera FPGA特殊管脚

1.I/O, ASDO 在AS 模式下是专用输出脚，在PS 和JTAG 模式下可以当I/O 脚来用。在AS 模式下，这个脚是CII 向串行配置芯片发送控制信号的脚。也是用来从配置芯片中读配置数据的脚。在AS 模式下,ASDO 有一个内部的上拉电阻，一直有效，配置完成后，该脚就变成三态输入脚。ASDO 脚直接接到配置芯片的ASDI 脚（第5 脚）。2.I/O,nCSO 在AS 模式下是专用输出脚...

2018-09-28 14:36:17 733

转载三段式状态机-FSM

三段式代码多，但是有时钟同步，延时少，组合逻辑跟时序逻辑分开并行出错少。(1)同步状态转移（2）当前状态判断接下来的状态（3）动作输出如果程序复杂可以不止三个always 。always 后常接case case必须有default ，对于FPGA常用状态数较少，独热码编码，或者格雷码//独热码编码parameter NO_KEY_PRESSED = 6'b...

2018-09-21 16:28:11 757

转载 QUARTUS II常见错误剖析2

QUARTUS II常见错误剖析made by lingfeng1,Error (10053): Verilog HDL error at ADDBCD.v(13): can't index object "out" with zero packed or unpacked array dimensions这个错误是由于OUT是个寄存器变量,在程序的开始忘记定义reg out 或者ou...

2018-09-07 18:58:35 2213

转载 QUARTUS II常见错误剖析1

1.rror (10257): Verilog HDL error at dp4inNpa.v(13): unsized constants are not allowed in concatenations解决方法:拼接语句a_fout = {0,exp_a_out,temp_a_out,12'd0};其中0应标注位宽,编辑器不会默认为1位,应为a_fout = {1'b0,exp_a_ou...

2018-09-07 18:56:27 2627

转载 specify block

specify block用来描述从源点（source：input/inout port）到终点（destination：output/inout port）的路径延时（path delay），由specify开始，到endspecify结束，并且只能在模块内部声明，具有精确性（accuracy）和模块性（modularity）的特点。specify block可以用来执行以下三个任务：一、描述...

2018-08-25 09:17:18 303

转载 Altera的几个常用的Synthesis attributes

2018-08-22 09:29:30 533

转载 verilog中的inout

芯片外部引脚很多都使用inout类型的，为的是节省管腿。一般信号线用做总线等双向数据传输的时候就要用到INOUT类型了。就是一个端口同时做输入和输出。 inout在具体实现上一般用三态门来实现。三态门的第三个状态就是高阻'Z'。当inout端口不输出时，将三态门置高阻。这样信号就不会因为两端同时输出而出错了,更详细的内容可以搜索一下三态门tri-state的资料.1 使用inout类型数据,可以...

2018-08-22 09:22:14 624

转载 Sublime Text 3 快捷键总结

原文地址：https://www.douban.com/note/362268947/选择类Ctrl+D 选中光标所占的文本，继续操作则会选中下一个相同的文本。Alt+F3 选中文本按下快捷键，即可一次性选择全部的相同文本进行同时编辑。举个栗子：快速选中并更改所有相同的变量名、函数名等。Ctrl+L 选中整行，继续操作则继续选择下一行，效果和 Shift+↓ 效果一样。Ctrl+Shi...

2018-08-02 12:27:33 87