verilog逻辑相等==，与逻辑全等===的区别

最新推荐文章于 2022-06-12 22:17:56 发布
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逻辑相等（==），与逻辑全等（===）的区别是：

当进行相等运算时，两个操作数必须逐位相等，期比较结果才为1（真），如果这些位是不定态（X）或高祖态（Z），其相等比较的结果就会是不定值；

而进行全等运算时，对不定或高阻状态也进行比较，当两个操作数完全一致时，其结果才为1，否则为0.

如，设A= 8'B1101_XX01，B=8'B1101_XX01

则A==B  运算结果为X；

A===B  运算结果为1

weixin_34026484
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