“我来管管看”系列:质检部门与生产部门信息不对称怎么办?

一个业务,如果“我来管管看”,那会怎样?本文为“我来管管看”——先进制造研究系列专题文章之一,文中提到的质检部门与生产部门对接的问题,您在企业是否也遇到?您的解决方案又是什么样的呢?

博主推荐延展咨询高级顾问朱佶卿文章

某大型压力容器制造企业,质量检查部门分为探伤室(探测产品内部裂纹或缺陷)与产品检查科,两者是同级部门。生产部门生产采用三班倒的形式,而检查部门一般只有常日班,另外,质检人手明显不足,探伤室每天的工作量很大。目前,部门间合作现状是:生产部门某工序完成,须检验才能进行下一步工序,便开始通知检查科派人检查,当需要探伤时再由检查科出具委托单给探伤室对产品进行检验,之间的时间间隔较长,而探伤室对探伤结果的反馈也很难被生产部门获知。

其中,比较突出的问题有三个:

第一,生产部门在完成每一工序时,需要检查部门检验时找不到检查人员进行检验,并且存在某些部件检验周期长,生产部门担心影响生产周期的问题。

第二,当产品需要进行探伤检测的时候检查部门需要给探伤室填写委托单,实际情况是每天的委托单数超过100张,占用了检查人员大量的时间。

第三,探伤室检验完成之后没有良好的沟通反馈机制,往往是检验合同报告堆积到一定程度,检查部门去探伤室取报告,再通知生产部门相关信息。

从上不难看出,核心矛盾在于数据无法及时采集与共享,生产上哪些是亟需质检报告的,探伤室不知道;哪些完成探伤可以进行下一步工序生产的,生产部不知道;而检查科是两边都不清楚,只是作为数据的传递者与通常工序的检查者。

解决方案:

方案一:由车间班长使用手持报工设备记录生产进度情况,让检查人员及时获知需要检查的产品,检查人员可在系统中提取产品相关信息,录入需要探伤内容发送电子委托单,探伤室完成探伤之后对于该委托单确认完成,信息同时回复检查人员与车间调度,以便安排生产,事后由专人打印纸质的合格报告。

方案二:使用移动设备的碎片化信息追踪生产关键节点信息,对于一台大型设备或一个客户的多台相同类型产品创建不同的圈子,每个部门指定专人在其中发布须完成的任务并上传相关附件(委托单信息),生产车间配置平板类移动终端或工程用电脑,可以在其中录入与查询相应的生产信息,而探伤室可以使用PC端接收相关信息,并下载附件填写相关质检信息,填写完毕同时上传附件与检查合格报告。生产部与检查部可以在车间终端接收浏览相关信息。

方案三:在车间使用大型电子屏幕显示每个产品的生产进度信息,在ERP系统中由车间调度或班长上报相关的生产进度信息,但某一节点涉及检查或探伤室的时候触发相关短信提醒功能,并在大型显示屏上显示,其余仍按照原流程进行,只是作为通知性质的消息提醒。

文章来源:http://www.extans.com/view_608.html

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七段数码管一般使用共阳极(Common Anode)或共阴极(Common Cathode)的方式接入电路。下面分别给出这两种方式的管脚对应以及在 Verilog 中的代码实现。 共阳极: | 位数 | A | B | C | D | E | F | G | |------|---|---|---|---|---|---|---| | 1 | 1 | 1 | 1 | 1 | 1 | 1 | 0 | | 2 | 0 | 1 | 1 | 0 | 0 | 0 | 0 | | 3 | 1 | 1 | 0 | 1 | 1 | 0 | 1 | | 4 | 1 | 1 | 1 | 1 | 0 | 0 | 1 | | 5 | 0 | 1 | 1 | 0 | 0 | 1 | 1 | | 6 | 1 | 0 | 1 | 1 | 0 | 1 | 1 | | 7 | 1 | 0 | 1 | 1 | 1 | 1 | 1 | | 8 | 1 | 1 | 1 | 0 | 0 | 0 | 0 | | 9 | 1 | 1 | 1 | 1 | 1 | 1 | 1 | | 0 | 1 | 1 | 1 | 1 | 1 | 1 | 1 | Verilog 代码实现: ```verilog module seven_segment_common_anode( input [3:0] num, output reg [6:0] seg ); always @(*) begin case(num) 4'h0: seg = 7'b1000000; 4'h1: seg = 7'b1111001; 4'h2: seg = 7'b0100100; 4'h3: seg = 7'b0110000; 4'h4: seg = 7'b0011001; 4'h5: seg = 7'b0010010; 4'h6: seg = 7'b0000010; 4'h7: seg = 7'b1111000; 4'h8: seg = 7'b0000000; 4'h9: seg = 7'b0011000; default: seg = 7'b1111111; endcase end endmodule ``` 共阴极: | 位数 | A | B | C | D | E | F | G | |------|---|---|---|---|---|---|---| | 1 | 0 | 0 | 0 | 0 | 0 | 0 | 1 | | 2 | 1 | 0 | 0 | 1 | 1 | 1 | 1 | | 3 | 0 | 0 | 1 | 0 | 0 | 1 | 0 | | 4 | 0 | 0 | 0 | 0 | 1 | 0 | 0 | | 5 | 1 | 0 | 0 | 1 | 1 | 0 | 0 | | 6 | 0 | 1 | 0 | 0 | 1 | 0 | 0 | | 7 | 0 | 1 | 0 | 0 | 0 | 0 | 0 | | 8 | 0 | 0 | 0 | 1 | 1 | 1 | 1 | | 9 | 0 | 0 | 0 | 0 | 0 | 0 | 0 | | 0 | 0 | 0 | 0 | 1 | 0 | 0 | 0 | Verilog 代码实现: ```verilog module seven_segment_common_cathode( input [3:0] num, output reg [6:0] seg ); always @(*) begin case(num) 4'h0: seg = 7'b0111111; 4'h1: seg = 7'b0000110; 4'h2: seg = 7'b1011011; 4'h3: seg = 7'b1001111; 4'h4: seg = 7'b1100110; 4'h5: seg = 7'b1101101; 4'h6: seg = 7'b1111101; 4'h7: seg = 7'b0000111; 4'h8: seg = 7'b1111111; 4'h9: seg = 7'b1101111; default: seg = 7'b0000000; endcase end endmodule ```

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