《逻辑与计算机设计基础（原书第5版）》——2.12 习题

2.12　习题

（＋）表明更深层次的问题，（*）表明在原书配套网站上有相应的解答。

+2-5　在这一章里已经用到只有两个元素0和1的特殊布尔代数。我们还可以用相应的二进制字符串去定义超过两个元素的其他布尔代数。这些代数式为我们在第6章将要学习的按位逻辑运算奠定数学基础。假设这些字符串都是半字节即4位，在运算中就有24（即16）个元素，这样4位半字节的二进制字符串元素I相对应于十进制的元素I。以两元素布尔代数按位运算为基础，按照布尔特性，试定义以下新的代数。
（a）对任意两元素A和B的或运算（OR），用A＋B表示。
（b）对任意两元素A和B的与运算（AND），用A·B表示。
（c）在代数式中扮演0角色的元素。
（d）在代数式中扮演1角色的元素。
（e）对应任意元素A的元素A。
2-6　化简以下布尔表达式使之含有最少的文字
（a）AC＋ABC＋BC
（b）()·ABC
（c）ABC＋AC
（d）ABD＋ACD＋BD
（e）(A＋B)(A＋C)(ABC)

（a）只用或及取反操作。
（b）只用与及取反操作。
（c）只用与非及取反操作。
*2-9　对下列表达式取反：
（a）AB＋AB
（b）(VW＋X)Y＋Z
（c）WX(YZ＋YZ)＋WX(Y＋Z)(Y＋Z)
（d）(A＋B＋C)(AB＋C)(A＋BC)
*2-10　作出以下函数的真值表，并用最小项之和最大项之积的形式表示每一个函数：
（a）(XY＋Z)(Y＋XZ)
（b）(A＋B)(B＋C)
（c）WXY＋WXZ＋WXZ＋YZ
2-11　对于用以下真值表给出的布尔函数E和F：

（a）分别列出每个函数的最大项和最小项。
（b）列出E和F的最小项。
（c）列出E＋F和E·F的最小项。
（d）用最小项之和的形式来表示E和F。
（e）用最少的文字简化E和F。

*2-29　图2-39中或非门的传播延迟为tpd＝0.073 ns，反相器的传播延迟为tpd＝0.048 ns。问该电路最长路径的传播延迟是多少？

2-30　将图2-40所示的波形加载到一个反相器。试画出该反相器的输出波形，假定
（a）没有延迟。
（b）传输延迟为0.06 ns。
（c）惯性延迟为0.06 ns，拒绝时间为0.04 ns。

2-31　假定tpd是tPHL和tPLH的平均值，算出图2-41中从每个输入到输出的时间延迟。
（a）算出每条路径的tPHL和tPLH，假定每个门的tPHL＝0.20 ns，tPLH＝0.36 ns。由这些值算出每条路径的tpd。
（b）假定每个门的tpd＝0.28 ns，算出每条路径的tpd。
（c）比较（a）、（b）的结果，并讨论它们的不同之处。

2-32　惯性延迟的拒绝时间要求小于或等于传播延迟。根据图2-25中讨论的实例，为什么这个条件对确定输出时延是必需的？
+2-33　对于一个给定的门，tPHL＝0.05 ns，tPLH＝0.10 ns。假定从这些信息为典型的门延迟行为建立惯性延迟模型。
（a）假设输出为一个正脉冲（L H L），那么传播延迟与拒绝时间是多少？
（b）假定输出为一个负脉冲（H L H），讨论（a）中参数的合理性。
　　以下习题中涉及的所有硬件语言描述文件均在配套网站上提供，它们使用ASCII码形式，可以编辑和用来模拟。当习题或习题中的某一部分需要模拟时，要使用VHDL或Verilog编译/模拟器。但是对于很多不需要使用编译或模拟器的习题，仍然要写出描述。
*2-34　画出对应图2-42的VHDL结构描述的逻辑电路图。注意电路不提供反变量输入。

2-35　用图2-28作为框架，写出图2-43电路的VHDL结构化描述。用向量X(2:0)取代X、Y和Z。查阅库lcdf_vhdl中的包func_prims以了解各种门器件的信息。编译func_prims和编写的VHDL程序，对输入的所有8种可能的组合进行仿真以验证描述的正确性。

2-36　用图2-28作为框架，写出图2-44所示电路的VHDL结构化描述。查阅库lcdf_vhdl中的包func_prims以了解各种门器件的信息。编译func_prims和编写的VHDL程序，对所有16种可能的输入组合进行仿真以验证描述的正确性。

2-37　画出图2-45中VHDL数据流描述的最小二级实现的逻辑电路图。可以使用反变量输入。
*2-38　根据输出F的布尔方程，写出图2-43电路的VHDL数据流描述。
*2-39　画出对应图2-46的Verilog结构化描述的逻辑电路图。注意电路不提供反变量输入。

2-40　用图2-33作为框架，写出图2-44所示电路的Verilog结构化描述。编译和模拟编写的Verilog模型，对所有16种可能的输入组合进行仿真以验证描述的正确性。
2-41　用图2-46作为框架，写出图2-43电路的Verilog结构化描述。用input [2:0]X代替X、Y和Z。编译和模拟所编写的Verilog模型，对所有8种可能的输入组合进行仿真以验证描述的正确性。
2-42　画出图2-47中Verilog数据流描述的最小二级实现的逻辑电路图。可以使用反变量输入。

*2-43　根据图2-34所示模型中输出F的布尔方程，写出图2-43电路的Verilog数据流描述。