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RSS订阅原创 从 HLS 到 RTL：高层次综合在 FPGA 设计中的价值与局限
另一条是“快刀派”，使用 HLS（High Level Synthesis，高层次综合），用 C/C++/SystemC 甚至 Python 这样的高级语言，快速描述算法，再交给工具自动生成 RTL。比如 FFT、矩阵乘法这种大规模计算，用 RTL 仿真等一下午，用 HLS 可能几分钟就能跑完。如果你是硬件老兵，HLS 也能成为你提高效率的工具，但不能替代 RTL 的价值。一条是“硬核派”，直接用 Verilog/VHDL 写 RTL，控制信号级细节，精打细算每个资源。最后是坚持用，还是又回到 RTL？
2026-01-16 08:30:48
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原创 使用 Arm Cortex-M1 实现低成本图像处理系统 的 FPGA 方案详解
系统采用 Arm Cortex-M1 作为控制核，用于配置和控制图像处理链路，而真正的数据流图像处理则由 FPGA 内部通过一系列图像处理模块完成。这种流水线可以很容易地在像 Spartan 7 这样的小型 FPGA 中实现，更令人兴奋的是，Spartan IO 结构可以支持 HMDI、MIPI CSI-2 和 DSI 接口。第一个是 make_mmi_file.tcl，在这里我们需要将设备目标部分更新为我们选择的部分，还要确保我们搜索正确的 BRAM 输出，它可以是 DOADO 或 DOBDO。
2026-01-14 08:30:50
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原创 从矢量控制到系统落地：Xilinx 官方开源 FOC 电机控制工程解析
近年来，随着嵌入式控制与功率电子的融合，基于 FPGA/SoC 的电机控制越来越受到关注。特别是 矢量控制（Field Oriented Control, FOC），它是高性能电机驱动（如 BLDC / PMSM）中的核心算法。转矩控制采用闭环控制，旨在维持指定的转矩值。在这种运行模式下，q矢量提供电机的有效转矩输出，d矢量提供平行于转子的力。该库不仅提供了完整的电机控制应用，还带有工具链支持、Dashboard 界面与实际部署示例，是 FPGA/SoC 从控制算法到实际系统的桥梁。
2026-01-12 08:30:36
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原创 在 FPGA 上实现并行脉冲神经网络（Spiking Neural Net）
在中间状态下，可以看到神经元 1 的每隔一次脉冲都会触发神经元 3 的一个脉冲，同时也可以看到由阈下耦合产生的微小电压。最终的平衡状态显示，神经元 1 的每次脉冲都会触发神经元 3 的一个脉冲。这个项目展示了如何在 FPGA 上实现一个并行的 脉冲神经网络（Spiking Neural Network, SNN），包括神经元模型、突触模型、学习机制等核心部分，在硬件中用 Verilog 语言进行建模与验证。神经元 1 的脉冲可传递给神经元 2、神经元 3（通过电突触）和指示灯；
2026-01-08 13:30:19
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原创 在 FPGA 里跑 SDR 和 FT8：一个 32 MHz 全频谱无线电的硬核实现
I2S_Transmitter IP 来自 http://www.harald-rosenfeldt.de/2017/12/30/zynq-create-an-i2s-transmitter-to-send-audio-signals/Panoradio (https://panoradio-sdr.de/panoradio-sdr/) 的功能远超我们想要构建的系统（100 MHz 频谱，16 位采样），而且它的组件（FPGA 板、A/D 板）也贵得多。请参阅本文开头框图中的频谱 DDC（缩放 FFT）。
2026-01-06 08:30:36
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原创 电子拆解观察 | 深度剖析国外神秘 Rocketdyne 火箭控制板
称之为CPU板，是因为它的左下角看起来像是处理器和内存：这块板上的零件编号几乎都是定制的，以“RM”（可能是Rocketdyne Microelectronics？尽管缺乏完整的文档和系统说明，但仅从这些板卡的结构、用料和设计细节中，依然可以窥见典型的航天级电子系统设计思路。本文是eevblog上一位爱好者对 Rocketdyne 神秘航空电子板的拆解，不仅是一场视觉与工程逻辑的探险，也是技术爱好者跨界理解高可靠系统的一次绝佳机会。左侧边缘的 RM2466-001：是与其他地方连接的非隔离内部接口吗？
2026-01-04 08:31:31
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原创 从 JTAG 启动 Zynq UltraScale+ 上的嵌入式 Linux 镜像：详细实战教程
可以在我之前的文章中找到一个简单的单行 Bash 命令，可以更快地找到所需的配置。本教程的最后一步是将 Linux 内核镜像下载到 DDR 内存中，并通过 U-Boot 启动它。必须将镜像放置在 DDR 内存的空段中，并且不能损坏内存中已有的任何其他镜像。由于我使用的是定制板，其启动引脚被硬配置为 QSPI 启动模式，所以我修改了 FSBL 代码，强制其使用 JTAG 启动模式。由于我们使用的是 PetaLinux 构建系统来生成镜像，因此我们将使用常用的 U-Boot 作为 SSBL 程序。
2025-12-31 08:31:26
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原创 SURF：SLAC 开源 FPGA 与 ASIC 通用 RTL 框架详解
如果你正在进行复杂 FPGA/ASIC 的数字设计开发，并希望提高效率、降低重复设计成本，SURF 是一套成熟、可复用、工程级的基础架构库。无论是协议栈、AXI 总线、同步机制还是高速数据流处理，它都能为你的项目提供坚实的基础。SURF 是一个用 VHDL 实现的 IP 库和设计框架，包含大量常见模块，可直接用于 FPGA 或 ASIC 设计中，目标是让硬件开发者能够快速构建可靠的系统。拥有完整的 UDP/IP 以太网库及 DMA 结构，适用于数据流密集、需要高带宽的系统，如科学仪器、DAQ 等。
2025-12-29 08:30:25
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转载 FPGA设计必备实战指南——《FPGA高手设计实战真经100则》
通过网盘分享的文件：FPGA高手设计实战真经100则 [（美）斯塔维诺夫著][电子工业出版社][2013.10][392页].pdf等2个文件 链接: https://pan.baidu.com/s/1qGx9zl2LYYTUe4xObp2pEw?《FPGA高手设计实战真经100则》是一部结合实践与理论的实战指南，适合FPGA设计的各个层级的工程师与学习者。全面覆盖FPGA设计关键领域：从设计工具使用到时钟设计、功耗优化等11个方面，帮助读者全面掌握FPGA设计技巧。设计验证、仿真、测试平台设计。
2025-12-26 08:31:27
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原创 从 JTAG 启动 Zynq-7000 嵌入式 Linux：使用 XSCT 全流程教程
XSCT，即 Xilinx Software Command-line Tool，是 Xilinx 提供的 CLI 工具，用于替代旧的 XSDB（见下图，原文：https://adaptivesupport.amd.com/s/question/0D52E00007GTvwySAD/xsct-vs-xsdb?通过使用设备树二进制文件，U-Boot 可以将匹配的驱动程序绑定到受支持的硬件目标/组件。我的情况是，启动引脚是固定的，我不得不通过修改 FSBL 的源代码来强制其进入 JTAG 启动模式。
2025-12-24 08:31:40
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原创 FINN：FPGA AI 推理新范式 —— 定制化、高性能、量化神经网络编译器框架
FINN 是一个由 Xilinx（现 AMD Research）集成通信与 AI 实验室开源的机器学习框架，它提供了一个端到端的方案，用于探索和实现 量化神经网络（QNN）在 FPGA 上的高效推理加速器。FINN 内置大量基于 Vitis HLS 和 RTL 的流式组件模板，每个组件代表神经网络中的一层，如卷积、线性层等，这些模块可以按需组合生成硬件设计。与传统库不同，FINN 不只是一个简单的硬件调用层，而是 编译器级框架：即输入网络模型，输出完整可合成的硬件设计。
2025-12-22 08:30:41
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转载 图书推荐|FPGA从入门到精通.实战篇 (至芯科技)
这本由至芯科技教研组打磨整理的入门教材，正是为你准备的“一条学习路径”——从软件安装、工具使用、常用语法入手，逐步过渡到 IP 调用、外设驱动和大量实战项目。内容全部取材于教研组在高校的真实授课与规范化设计流程，强调“设计思路与方法”，实战性强、可移植性高，能显著缩短二次开发周期。如果你想把课堂上的 HDL 知识真正变成能跑在板子上的工程项目，这本以实战为导向、强调设计思路与方法的教材，将是你入门与进阶的最佳伴侣。高可复用代码：书中大量模块经过工程验证，便于移植到你的项目中，省时省力。
2025-12-19 08:30:38
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原创 把 Vivado 项目放心交给 Git：一篇 FPGA 工程师必读的实战指南
此外还加入了 自定义 RTL 文件，通过 UART 提供 AXI 访问，用来演示 自定义 RTL 与 IP 设计共存 的情况。只要我们保存 .srcs 目录 + .xpr 工程文件，就可以在任何地方完整重建 Vivado 工程。当然，在使用 Vivado 时，我们不仅需要处理源代码控制，还需要处理以 IP 为中心的设计产品。好消息是，从 Vivado 2022.1 开始，这一切已经变得非常清晰、也非常容易。此时在 GitHub 网页上，就可以看到完整的 Vivado 工程源文件了。
2025-12-17 08:30:31
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原创 BerkeleyLab Bedrock：为 FPGA 与加速计算打造的开源基石
Bedrock 借助传统的 *nix 工具（make、grep、shell、python）实现强自动化能力，方便脚本化构建、生成接口、代码骨架等。dsp：平台无关的数字信号处理模块及 testbench（例如 DDS、上/下变频、CIC 滤波器、低/高通滤波器、混频器等）。rtsim：射频系统的实时仿真组件，包括谐振腔、电/机电模式、ADC、电缆、压电器件等，用于在上板前做系统级仿真。projects：若干已实例化的工程，能被编译、综合并生成可下板的 bit 文件（覆盖不同板卡/平台）。
2025-12-15 08:30:35
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转载 图书推荐|基于FPGA的嵌入式图像处理系统设计
基于FPGA的嵌入式图像处理系统设计》——用硬件思维重塑图像处理能力，让算法不仅正确，而且更快。FPGA 原理、架构、供应商、功耗 / 时钟 / 互连等关键要素，为算法上硬件建立理解基础。📘 《基于FPGA的嵌入式图像处理系统设计》——一本真正能把图像算法“搬”进硬件的经典著作。📘 《基于FPGA的嵌入式图像处理系统设计》——一本真正能把图像算法“搬”进硬件的经典著作。从需求 → 算法 → 结构 → 映射 → 调试，提供真正工程化的开发路线图。从串行→并行，从算法→硬件结构，从理论→工程落地。
2025-12-12 08:31:10
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原创 将 FIR 滤波器写得更“上游” —— 面向 FPGA 的架构与高性能编码实践
在转置型实现中，所有乘法器看到的是相同的输入样本。这种结构非常契合现代 FPGA 的 DSP 片（DSP slices），尤其当我们利用它们的内部流水线寄存器时效果最佳。但正如 FPGA 设计中的大多数问题一样，可达的性能在很大程度上取决于我们设计的构架。两个功能上等价的 FIR 滤波器在实现后的表现可能大相径庭，关键在于它们映射到器件 DSP 与布线资源的契合程度。在每个延迟级上，样本乘以常数系数，然后把所有级的输出相加。但是，当我们把这个设计综合到 FPGA 时，很快在要求的时钟频率下遇到时序问题。
2025-12-10 08:30:27
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原创 高速 AI 时代，FPGA 正在悄悄接管全新工作负载
在人工智能、高速无线通信、医疗与生命科学技术快速发展的背景下，FPGA 正在迎来全新的应用黄金期。它们不仅作为传统的原型验证工具，还越来越多地扮演着数据流优化、AI 基础设施加速与网络安全保障等关键角色。FPGA（现场可编程门阵列）的核心优势在于：部署之后仍可重配置逻辑。在算法迭代速度远超过芯片架构迭代速度的 AI 时代，这一特性显得尤为重要。此外，低前期成本让 FPGA 成为 ASIC 前的验证平台，或在工作负载尚未稳定前的“临时硬件方案”。虽然单片成本仍然高于 ASIC，但它们在低量、高性能领域极具优势
2025-12-09 21:18:20
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转载 Xilinx V7 690T PCIe IP核使用时有关TAG号的一个BUG
勾选该选项：IP 核会宣称支持「8bit 位宽的 TAG 字段」，理论上可同时处理 2^8=256个TAG号（对应 PCIe 设备空间寄存器中「Device Control 寄存器的 Bit8」被置 1，文档表 4-5 有明确定义）；PCIe 总线中关键的 “事务标识”—— 用于匹配「发起的请求（如内存读、I/O 读写）」和「目标返回的完成包（Completion）」，避免事务混乱，尤其在多事务并行时必不可少。当此位为 1 时，PCIe 设备可以发出 ERR_FATAL Messages 报文；
2025-12-05 08:30:42
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原创 通过 UART 实现远程 AXI 访问：让 FPGA 调试更灵活
随后，加入一个协议转换模块 (protocol conversion module)，它接收通过 AXI Stream 接收到的字节 (bytes)，并将其翻译 (translate) 成 AXI 的读或写事务 (read / write transactions)。uart桥接出来的是axi4_full master接口，但是读，写突发长度固定为1，意味着如果写8个字节，就会发起2次突发，由于uart速度本来就慢，所以这种设计也是没有问题的。协议转换与 AXI 事务 (AXI Transactions)
2025-12-01 08:31:23
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原创 AMD Vivado2025.2已发布，可供下载
老器件还是不建议升级，对其基本没什么优化，都是针对最新的架构进行升级。全新的工程变更指令（ECO）合法化检查器，支持设计规则检查（DRC）；简化 SV 实例之间的 AXI 连接，并为所有 AMD 知识产权（IP）和块设计（BD）自动创建及管理封装器。XPM支持通过模块引用的方式，在顶层块设计（BD）中添加包含 NoC XPM 的寄存器传输级（RTL）代码。需注意，已为 2025.2 版本延长了单文件下载（SFD）服务的提供期限。新增并优化了关于 SLR 跨域的报告功能，助力更高效的 QoR 分析。
2025-11-27 08:32:12
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转载 SystemVerilog如何优雅的提升FPGA开发效率
在传统 Verilog 中，always @(*) 是组合逻辑的标准写法，always @(posedge clk) 是时序逻辑的写法，但这些语句本身并不能明确表达“这段代码是组合逻辑”还是“时序逻辑”，综合工具必须猜测工程师的意图，可能导致不符合预期的综合结果。类似下面的代码，WAIT和DONE的值是相同的，显然这是错误的，但是verilog是无法检测出的，而使用enum，在编译时或者通过语法检查工具能立刻检查出来。• 其他赋值操作是非法的：除了上述规定的情况，任何其他的赋值操作都是非法的。
2025-11-26 08:30:59
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原创 边缘 AI 新玩法：在 ZYNQ 本地部署 DeepSeek 模型
出于这个目的，本项目将在 ZUBoard（含 Arm Cortex-A53 内核的 Zynq UltraScale+ MPSoC）上运行一个较小的 DeepSeek 模型。由于 ZUBoard 仅配备 1 GB 的 LPDDR4 内存，需在 SD 卡上建立足够的交换（swap）空间，以防止内存耗尽导致系统崩溃。在多个基准上（如 MMLU、GSM8K、HumanEval、MMMU）表现出接近或达到最先进水平，同时优化 CPU/GPU 推理效率。这些模型能够理解人类的文本查询，并生成文本回应。
2025-11-24 08:31:02
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转载 图书推荐|Vivado 从此开始（进阶篇）
通过网盘分享的文件：Vivado从此开始（进阶篇）_高亚军 (作者) _2020年1月第1版_k.pdf 链接: https://pan.baidu.com/s/1vUV-IOkrot42rZPO363-_g?本书共 7 章，覆盖了从综合到实现、从约束到时序收敛、从结构化设计到 SSI 器件布局规划的完整技术体系。最大的特点是： 所有内容都来自作者多年工程经验的凝练，而不是工具说明的简单总结。如果你也有上述疑问，那么高亚军老师的《Vivado 从此开始（进阶篇）》一定会给你非常扎实的答案。
2025-11-21 08:45:48
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转载 图书推荐|SystemVerilog数字系统设计
如果你正在学习 SV，或希望从 Verilog/VHDL 过渡到更现代的 HDL，这本来自 Zwolinski 的经典教材 《SystemVerilog 数字系统设计》 会是你最值得入手的一本。当今数字系统的复杂度已经远超以往。市面上关于 SystemVerilog 的书不少，但真正能做到 “语言 + 电路 + 设计 + 验证 + 工程实践” 体系化覆盖的并不多，而这本书做到了：。这本书的广度，足以覆盖一本“数字系统设计课程 + Verilog 入门 + SV 初阶验证书”的内容。
2025-11-21 08:45:48
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原创 不用 JTAG 也能刷 FPGA：TinyFPGA-Bootloader 让比特流加载更简单
这对于教学、原型开发、板卡小批量生产都是一个极佳选择。而 TinyFPGA‑Bootloader 项目正是为了解决这个痛点——它是一个 开源的 USB 引导加载器（bootloader）IP，可直接在 FPGA 的可编程逻辑中实现，从而以 USB 虚拟串口的形式向 SPI Flash 编程上传比特流。功能：通过 USB 虚拟串口（USB CDC）将主机侧的命令发送至 FPGA 内部的 bootloader，再由 bootloader 内部桥接至 SPI Flash，从而完成 FPGA 配置或用户镜像加载。
2025-11-19 08:31:02
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原创 为什么越来越多 FPGA 项目开始依赖 MicroBlaze V？深度解析
这让整个逻辑变得更灵活、更直观，也更容易修改，尤其是在项目末期不可避免的“最后一分钟更改”发生时，这种方式能显著降低风险。MicroBlaze V 基于 RISC-V RV32 架构，但它不仅可配置外设与接口，还可以选择指令集扩展，以及处理器内部架构，比如流水线深度。在最小配置下，MicroBlaze V 的资源占用非常小，却能轻松实现许多 FSM 很难维护的复杂功能。事实上，MicroBlaze V 的可配置性非常高，可以根据应用需求高度裁剪资源，从而大幅减小占用。一个非常常见的现象是：设计者常常用。
2025-11-17 08:31:07
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原创 高能开源｜“fpgadeveloper”—— FPGA 工程师的代码仓库，学习者的宝藏资源库
对于希望提升 FPGA 项目能力、探究接口整合、实践 AXI/PCIe/Ethernet 等系统结构的你而言，它值得 bookmark、clone、反复钻研。这是由 Jeff Johnson 负责维护的开源账号，主攻 FPGA 驱动、AXI 总线、PCIE、FMC 扩展等设计。如果你平日刷 GitHub，寻找 FPGA、AXI、Ethernet、DMA 这些关键词，或许已经偶遇一个名字：fpgadeveloper。结合自身项目：把代码结构、接口方法、模块划分学为己用，用来支撑自己的 FPGA 项目。
2025-11-13 08:31:11
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原创 硬件高效乘法器：4 位乘法在 Xilinx FPGA 上只用 11 个 LUT，延迟仅 2.75 ns
随着 IoT、边缘计算等应用对低位宽、高并行、高效率算术运算的需求攀升，基础算术电路，如 4 位乘法，如何在 FPGA 上做到“资源最小化＋速度极致”便成为一道新的挑战。来自日本信州大学（Shinshu University）研究团队的最新设计中，一个专为 Xilinx 7 系列 FPGA 量身打造的 4 位乘法器使用了仅 11 个 LUT + 2 个 CARRY4 块，关键路径延迟达到 2.75 ns。虽优化效果显著，但 4 位乘法的位宽较低，实际系统中还需考虑数据宽度、流水线结构、并行度、资源共享等。
2025-11-10 08:30:28
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转载 图书推荐|FPGA时序约束与分析
本书以时序约束与分析为主线，先铺垫时钟、建立/保持时间、寄存器间/引脚间等基本路径的理论，再逐章详解主时钟、虚拟时钟、时钟特性、衍生时钟、I/O 约束、时序例外、多周期、虚假路径、最大/最小延时等约束类型。每种约束不仅给出理论与语法，还配以大量实例、工具操作截图与工程级应用，强调“学会在工程中用约束死角查问题”的能力。第5章：I/O 接口约束 — 引脚输入/输出约束、参考时钟、多参考组合等实际接口约束示例（摄像头、SPI、VGA 等）。第1章：时序约束概述 — 什么是约束、为什么要做、主要流程与约束管理。
2025-11-07 08:31:37
302
原创 Vivado中封装IP那些事儿（二）-自定义File Group和多参数联动
本文主要在上一篇文章基础上（工程基于axis_vid_out，官方源码建立工程即可使用），File Groups页增加自定义File Group、Customization GUI页增加位宽表达式（多参数联动）。建立工程后进行IP封装，可以参考上一篇文章，第一页：Identification和第二页：Compatibility自己按照自己需求修改。Vivado中封装IP那些事儿(一)第三页：File Groups。第三页：File Groups。
2025-11-05 08:30:19
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原创 FPGA新闻速览-从漏洞到突破：FPGA技术在安全、架构与量子领域
他们提出了一种名为 “Chynopsis” 的新型攻击方法，能够让 FPGA 芯片进入一种“受控睡眠状态”，从而绕过内置的安全防护机制，使敏感数据（包括加密密钥）在未被清除的情况下仍然保留在芯片中。研究团队发现，通过一种精准的 欠压（Undervolting） 手段，可以在极短时间内降低 FPGA 的供电电压，使芯片的时钟逻辑暂停，而存储的数据依然保留。最近，IBM 的研究团队用一块 标准 AMD FPGA 芯片，跑出了一个震撼业界的结果——他们成功实现了量子纠错算法的实时运行，速度竟然快了 10 倍。
2025-11-03 08:31:08
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转载 图书不推荐|Xilinx FPGA权威设计指南：基于Vivado 2023设计套件
今天要介绍的这本书——《Xilinx FPGA权威设计指南：基于Vivado 2023设计套件》，是一本系统、深入且实用的 FPGA 学习与工程参考书。同时，本书对 UltraScale+ 架构进行了详细解析，支持 Verilog 与 VHDL 双语言学习，对综合、布局布线、仿真、调试等环节进行了逐步讲解。第2章 Vivado设计套件导论 （框架、流程、模式、约束文件、IDE界面等）第3章 Vivado工程模式基本设计实现 （工程创建、综合、仿真、实现、下载）全书共 11 章，既讲理论，也讲实践。
2025-10-31 08:30:23
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转载 【芯片设计】简洁明了速记verilog运算优先级
但这种事自己写的时候能去主动规避，review别人代码时就没办法了，于是呢我就想有没有啥顺口溜来辅助记忆呀？，通过这三个字就能把整个顺序推出来（前面计算后面逻辑中间移位比嘛），还挺有意思。()[]优先级最高其实完全是冗余信息，这个谁也不能忘而且二者也不会有啥冲突，不用记。ber也太长了吧，这还背个屁的了，看来还是得自己动手缩一下。:，这个也不用记，一目二目三目这先后顺序都固定的。再后面就是逻辑操作了，位操作优先级是高于整体逻辑操作的。后面的移位和比较，可以压缩下，叫移位比好了。括号单目先，乘除余在前。
2025-10-29 08:31:29
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原创 Vivado中封装IP那些事儿(一)
C All Inputs 2 在C Is Dual等于0情况（不使能），不能进行修改，那么在Editable选择Dependent，然后填写表达式：$C_IS_DUAL > 0 ，表示C Is Dual不勾选则不能修改，其他参数同这一参数，全部一样修改即可。C All Outputs也是同样设置。第二页很好理解，就是该IP支持的FPGA型号，如果不在这个列表里的FPGA调用IP，IP就是灰色没办法添加，同理，你如果调用别人的IP，是灰色的IP可能就是这里没添加你用的FPGA型号。
2025-10-27 08:30:29
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转载 图书推荐|AMD FPGA设计优化宝典：面向Vivado System Verilog
前段时间，我们介绍过《AMD FPGA设计优化宝典：面向Vivado/VHDL》，那本书以VHDL语言为主线，深入讲解了FPGA结构、代码风格与设计收敛方法，让不少使用VHDL的工程师直呼“终于有系统教材了”。而今天要推荐的这本—— 《AMD FPGA设计优化宝典：面向Vivado/SystemVerilog》， 可以说是同一体系下的“姊妹篇”，但同时更贴近国内主流工程师的设计习惯。对于使用Vivado的开发者来说，这本书，不仅是一本教程，更是一份系统化的优化指南。时钟偏移、抖动与规划的系统方法。
2025-10-24 08:30:29
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转载 《搞定UVM，其实就这8件事：快速入门必备机制拆解》
uvm_config_db#(int)::set(this, "env.agent", "is_active", UVM_ACTIVE)uvm_driver 通过 get_next_item() 拿到item，将其驱动到DUT接口上，然后通过 item_done() 告知sequencer本次传输完成。my_driver, my_monitor, my_agent, my_env, my_test (都继承自对应的 uvm_component)，并使用正确的宏注册。
2025-10-22 08:30:50
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原创 用 FPGA 实现 PCIe 传输，开源核 LitePCIe 深度解读
在高速数据交换、服务器加速卡、嵌入式系统里， PCIe 接口几乎是“必备武器”。但对于很多 FPGA 工程师来说，自己实现一条 PCIe 通道从零起步仍然很困难——涉及 TLP 层、BAR 映射、DMA 引擎、收发逻辑、时钟域交叉、PHY 配置……包括 TLP 层、重排序、交叉开关、MSI 支持等，这些都是传统 PCIe 核中最难实现、但也是最关键的部分。项目是用 Python + Migen 编写，用户既可以在 LiteX 生态中使用，也可以导出 Verilog 加入传统 FPGA 开发流程。
2025-10-20 08:31:12
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转载 图书推荐|基于FPGA的通信系统综合设计实践
它基于 Xilinx FPGA 平台，以 Vivado + MATLAB/Simulink + System Generator 为核心工具链，系统地介绍了从算法仿真到硬件实现的完整过程。3️⃣ 设计平台与验证 基于 Nexys4 DDR + Analog Discovery 2 + AD/DA 扩展板的综合平台环境， 包含系统下载、bit 文件生成与板上测试方法。你在 Simulink 里看到的滤波器、调制模块、采样过程， 最后都能“自动生成” HDL 代码，直接跑在 FPGA 上。
2025-10-15 08:30:22
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原创 FPGA 玩转 4K 视频输入输出：让图像处理更“丝滑”
在内部，视频物理层控制器（Video Phy Controller）与 GTH 收发器相连，用于发送（Tx）和接收（Rx）操作，并为 HDMI 发送端和接收端各提供 3 条数据通道（data lane）。为了确保能够支持最高的分辨率和帧率，视频像素以每时钟 2 像素或每时钟 4 像素的速率提供（取决于模块的配置）。此外，我们还可以提取有关图像处理流水线的配置和性能的信息。现在我们知道我们有一个可行的系统，并且可以在 AMD MicroBlaze™ 处理器上执行程序，我们需要为 HDMI 直通创建应用软件。
2025-10-13 08:30:46
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原创 隐形布线之王：深入 PathFinder 在 FPGA 中的角色与缺陷
在信号非常密集、资源极度紧张的区域，PathFinder 有时被标签为 “unroutable”（无法路由），即使理论上是有解的设计。因为 FPGA 的互连资源（routing wires、开关节点）是稀缺的，布线越好、冲突越少，设计的性能和可路由性就越高。自 1990 年代末以来，PathFinder 一直是 FPGA 布线（routing）阶段的主力算法，为设计工具提供“能连通又不重叠”的路径规划方案。在大规模、资源紧张的设计场景中，它的弱点可能导致设计“明明可做，却被标签为不可路由”。
2025-10-09 08:30:22
523
基于FPGA的深度学习加速器设计与实现
2018-06-25
xapp623-FPGA电源设计应用指导
2018-07-18
OpenMIPS快速入门手册（实践版）
2017-09-11
FPGA知识图谱-PDF格式
2019-03-11
基于VIP_Board Big的FPGA入门进阶及图像处理算法开发教程-V3.0
2018-10-18
Tcl_Tk入门经典（第2版）
2018-09-05
FPGA知识图谱-SVG格式
2019-03-11
基于FPGA的CORDIC算法实现-Vivado Verilog
2018-11-01
System Generator实现CORDIC算法工程文件
2018-11-05
LogicLock技术资料
2018-09-11
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