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RSS订阅原创 FPGA 40年，你参与几年~
多年来，将嵌入式存储器和数字信号处理器集成到 FPGA 中对于早期的无线基础设施至关重要，并且从那时起，FPGA 的设计不断发展，以更好地满足许多行业的需求。与 AMD 一些最先进的现代基于 FPGA 的设备相比，这绝对是一款微型设备，例如拥有 1380 亿个晶体管的Versal Premium VP1902，它包含 1850 万个逻辑单元、2,654 个 I/O 块和多达 6,864 个 DSP58 引擎，以及一系列内存、安全和接口技术。那么，FPGA的40年发展中，你陪它走了多久？
2025-06-10 08:31:08
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原创 Vivado2025.1已发布，可供下载
新的寻址 GUI，用于自动对 Versal Prime 系列 Gen 2 和 Versal AI Edge 系列 Gen 2 设备的等效地址空间进行分组。全新 AXI Switch IP：完全可定制的基于 RTL 的 IP，可作为不同 AXI 接口类型和宽度之间的桥梁。校准偏斜校正：启用校准偏斜补偿的选项，以最大限度地减少仅适用于 Versal SSIT 设备的局部和全局偏斜。Versal Prime 系列 Gen 2 和 Versal AI Edge 系列 Gen 2 设备的默认流程。
2025-06-08 08:30:47
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原创 FPGA定点和浮点数学运算-实例对比
为了利用此功能，我们需要实例化配置为 FP32 操作的 DSP58，或者利用 Vivado IP 集成器提供的浮点 IP。它提供了出色的功能，可以高效地处理定点数，当然，它们也是可综合的。我们可以在下面的定点仿真中看到，结果符合预期，精度在可接受的范围内。总结这篇博客，正如预期的那样，在使用 VHDL 中的浮点库时，逻辑占用空间存在很大差异。仿真再次显示了预期的结果，作为浮点结果，我们得到的结果也包括分数元素。正如预期的那样，定点实现所需的逻辑占用空间比浮点实现所需的小得多。
2025-06-06 08:30:29
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原创 打破延迟极限的 FPGA 机械键盘
在机械键盘爱好者和硬件开发者的世界里，追求极致性能的设计总是令人兴奋。今天，我们要介绍的是一款由 Portland.HODL 开发的开源项目——Nyan Keys，这是一款基于 FPGA 的机械键盘，旨在实现尽可能低的输入延迟。通过 FPGA 的并行处理能力和高速 USB 通信，该项目实现了目前已知最低的输入延迟，为硬件爱好者和开发者提供了一个值得探索和学习的开源平台。这种设计允许每个按键直接连接到 FPGA 的独立 IO 引脚，省去了传统键盘矩阵设计中所需的二极管等元件，简化了硬件结构。
2025-06-03 08:30:22
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原创 经济实惠的 2 GHz 3.2 GS/s 12 位开源可扩展 USB 示波器 - HaasoscopePro
相比之下，Haasoscope Pro 的上升时间低至 340 ps（使用过采样，两台 Haasoscope Pro 的上升时间仅为 220 ps）。如今，能够产生快速信号的电子元件非常常见，而且价格低廉。经过广泛的研发和测试，该设计采用标准 PCB 材料（阻抗控制，但没有盲孔或埋孔）、现成的组件以及自动化 SMT/BGA 组装工艺，确保价格实惠且不影响质量。Haasoscope Pro 拥有2 GHz 带宽，让业余爱好者、设计师、技术人员、研究人员和学生能够以前所未有的方式探索高速电子和高频信号的世界。
2025-05-29 08:31:39
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原创 首款开源、开放硬件、灵活、小巧、价格低廉的示波器和数据采集板 - Haasoscope
可以使用原厂固件实现示波器的基本功能，也可以修改固件来定制 Haasoscope 的功能。FPGA Max10（10M08SAE144C8G） + adc（MAX19506）组合不仅适合进行像今天这种定制化功能实现，也适合学习和研究（ FPGA 编程、数据传输协议等），同时软硬件开源的方案也适合进行复刻和升级。以 1.5 Mb/s 的速度通过串行读取数据，每个通道有 512 个样本，频率约为 20 Hz，可与 PC（使用可选的串行转 USB 适配器）、Raspberry Pi、Arduino 等配合使用。
2025-05-26 08:31:30
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转载 使用FPGA对40G以太网接口芯片Serdes进行测试的方法
在较复杂的测试环境下，即交换机光口始终有分组进入时，对交换机进行上下电或进行光口拔插，会导致交换机的40G MAC IP核会出现卡死和输出错帧的现象，若没有错帧过滤模块，错帧可能会导致交换机可编程解析器模块不能正常工作，也可能会导致地址学习表短时间内学习到大量的错误的MAC地址和端口号，因此，需要“看门狗系统”主动复位交换机出错的40G IP的MAC和GT，以及过滤MAC给出的错帧（利用rx_user信号）。如下图所示，蓝色背景子模块为 PCS 层，是标准的可综合 CMOS 数字逻辑，可以硬逻辑实现。
2025-05-23 08:31:15
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原创 用最小的 RISC-V 核心挑战 FPGA 极限
该项目不仅评估 FPGA 的资源利用率，还考察综合（Synthesis）和布局布线（Place & Route）工具的性能。CoreScore 是一个开源项目，旨在通过部署尽可能多的 SERV 核心（世界上最小的 RISC-V 处理器）在 FPGA 上，评估 FPGA 的资源承载能力和综合布线工具的效率。这一排名激励了全球的开发者不断挑战 FPGA 的极限，推动了硬件设计的创新。未来，CoreScore 将继续致力于推动开源 FPGA 设计工具的发展，降低硬件设计的门槛，促进创新和研究。
2025-05-21 08:30:51
711
原创 打开 FPGA 设计之门：深入了解 Verilog-to-Routing (VTR) 开源项目
VTR 的设计流程以 Verilog 描述的数字电路和目标 FPGA 架构描述为输入，经过一系列处理，生成 FPGA 的速度和面积等性能指标.随着 FPGA 技术的不断发展，VTR 项目也在持续进化，最新版本 VTR 9 引入了更多功能和优化，支持更广泛的 FPGA 架构探索。VTR项目的意义，不仅在于它贡献了20万行代码，更在于它证明了一件事：在算力为王的时代，开放的架构，才是最快的架构。打包、布局、布线与时序分析（VPR）：将逻辑块打包、在 FPGA 上进行布局和布线，并进行时序分析，评估设计的性能。
2025-05-19 08:31:06
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转载 原诺基亚20年资深FPGA工程师的思考：我们需要什么样的FPGA人才
验证的业绩在第一个阶段会得到淋漓尽致的展现，而第二阶段则更依赖于对设计的理解，这时候验证可以发挥的空间会小很多，大部分业绩会归于设计的自测试或者模块仿真。所有的仿真和测试都必须严格遵从算法和设计的指导思想，如果验证工程师对算法原理和设计架构理解不充分，不具备分析信号处理行为的能力，则很难有发挥的余地，甚至很难完成应有的验证任务，也就很难有业绩。一个好的整机产品，离不开一个好的FPGA算法设计工程师。，原因不外乎是FPGA的人才培养难度大，成本高，周期长，很多人想学又没有合适的机会，更缺乏好的师傅带入门。
2025-05-16 08:31:13
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原创 Vitis异构系统设计：从理论到实践全解析
尽管我们之前主要关注Vitis的嵌入式流程，但Vitis Unified平台实际上提供了更广泛的功能，特别适用于Versal、MPSoC、Kria SoM和Alveo等平台的系统开发。未来，进一步探索自定义平台、开发自定义内核，将极大扩展我们的系统能力边界。首先，构建了针对硬件仿真的系统设计，可以启动仿真器，运行应用程序，正如所说，我想记录波形，打开 Vivado 仿真器以便探索波形。通过Vitis的异构系统开发，我们可以灵活地整合不同的计算资源，构建完整的系统解决方案。
2025-05-14 08:32:22
697
原创 FPGA+ESP32 = GameBoy 是你的童年吗？
这里说一下此次项目的开源对后续该类项目的影响。复古游戏机的架构基本都是CPU+FPGA，而Altera FPGA系列之所以在这个领域占有率比较高的原因主要是第一版开源人员将CPU及FPGA的功能划分清楚，对于只会进行CPU或者FPGA开发的人员可以独立进行开发。此外，它还可以使用卡带，这使得它成为一款功能与原始硬件非常相似的现代设备。整个项目的开发分为MCU及FPGA开发，其中 MCU 固件是用 Rust 编写的，FPGA是由Chisel编写的，都属于现代对于各自领域的敏捷开发语言（MCU不是特别了解）。
2025-05-12 08:31:12
796
原创 不用官方EDA怎么开发FPGA？
目前FPGA的开发和官方的EDA工具是高度绑定的，用哪家的芯片只能用其配套的EDA工具进行开发（综合可选工具，布局布线没有可选的工具），那么有没有其他的开发方式呢？IceStorm是Lattice iCE40 FPGA的开源工具链，包含综合（yosys）、布局布线（arachne-pnr/nextpnr）、位流生成（icepack）和烧录工具（iceprog）。使用此命令，我们可以列出所有示例。我们将把这个比特流上传到我们的开发板，首先我们需要使用这个命令将开发板连接到我们的电脑，然后运行这个命令。
2025-05-08 08:30:38
859
原创 FPGA资源爆表了？10个RTL优化实战技巧
🔎 验证 需要配合Report（比如report_utilization和report_timing_summary）检查，确保资源节省大于时序代价。每新增模块，立刻补充基本时序约束（比如create_clock、set_input_delay、set_output_delay）不同Clock域硬怼在一起，没有同步器，极易出错，而且Vivado综合器无法优化，资源浪费严重。⚠️ 风险 可能带来额外MUX切换逻辑，使得时序（Timing）稍微恶化。👉 One-Hot编码，时序更好，LUT使用下降！
2025-05-06 08:30:44
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转载 Silver Lake为何收购英特尔Altera FPGA业务的多数股权？
根据英特尔宣布Silver Lake资本收购Altera的声明，Altera在2024年的销售额为15.4亿美元，但英特尔没有透露的是，与2023年英特尔通过Altera产品实现的28.8亿美元收入相比，销售额下降了46.4%。）2023年，Altera的营业收入为9.03亿美元，远高于正常水平。但是，按照公认会计准则（GAAP），英特尔公布了6.15亿美元的运营亏损，此外还有4.91亿美元的收购相关成本、1.22亿美元的股权激励成本以及3700万美元的重组成本，最终运营利润为3500万美元。
2025-04-25 08:30:13
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原创 【Vivado那些事儿】移位寄存器
但是，如果我们不使用寄存器的置位/复位功能，我们可以利用 SliceM 函数生成器来实现 32 位移位寄存器。通常，这些用于通信协议的移位寄存器也使用时钟使能，以低于主时钟频率的频率将数据移入或移出移位寄存器。如果我们在目标设备中将移位寄存器实现为分立寄存器（discrete registers），这将使用 CLB 切片中可用的寄存器，其中每个CLB包含八个可置位或复位的寄存器。可以用两种不同的方式实现移位寄存器：可以以一种允许综合工具推断 SliceM 中的 SRL 的方式编写代码，如下所示。
2025-04-23 08:30:49
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原创 FPGA开发板这样做？（一）-像 Arduino 一样玩 FPGA
M10 开发板采用独特的技术方案，将开源软 MCU 内核(96MHz) 嵌入英特尔 MAX10 FPGA，同时提供与 Arduino 兼容的软件接口和丰富的尺寸规格。国外的工程师在研究开发板方面思路一直很“狂野”，一直致力于对开发方式的创新，但是本文的创新只在于顶层的创新，还没触到底层，所以今天只是开胃菜，后续还有更加底层的开发方式，尽情期待~这也是一个系列文章，来源之前和粉丝们在评论区讨论的国外对于FPGA的开发或者入门所做的努力。关于今天介绍的开发方式大家有什么想法或者意见，可以在评论区留言讨论。
2025-04-21 08:31:35
721
原创 万物皆可“Mister”
相较于原版Mister，该项目更灵活，成本也可以控制更少，Raspberry Pi Zero和Lichee RV Dock 成本也才几十，再加上Xilinx FPGA也才几百，相较原版动辄1000左右的价格会便宜很多，但是该项目还处在初期，作者对于项目的推广和复刻的支持文档都相对较少，如果想做可以多找几个人研究，酱紫~》说到了目前Mister遇到的问题，所以目前有很多Mister的继承项目，今天介绍一个目标及规划都远超原版的项目-MisteX。国产FPGA搭建的复古游戏平台。目前还有很多内核没移植过来。
2025-04-17 08:30:54
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转载 SemiAnalysis: High-NA EUV能否帮助Intel绝境翻盘？
今天看的这篇文章是SemiAnalysis最新出的High-NA EMU的分析报告，围绕2025年SPIE先进光刻与图案成形会议的内容，展开了一系列的介绍。Intel是High-NA唯一激进使用者，试图通过技术跳跃重夺制程领导地位。台积电在A14（2nm以下）节点可能不依赖High-NA，而是继续优化低NA EUV多曝光技术。那Intel能否靠High-NA EUV实现绝境翻盘？让我们拭目以待。原文有27页，我们借助AI总结整理一些关键内容，想看原文的，可以进星球查看。星球中还有SemiAnalysis过往
2025-04-16 08:31:10
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原创 使用 Vitis Model Composer 生成 FPGA IP 核
正如 BAE 系统公司的一位管理者（David Haessig博士）所说：“一位拥有多年 HDL 编码经验的工程师，使用我们传统的设计流程，手工编写一个功能齐全的 SDR ，需要 645 个小时。我们将逐步介绍创建一种高鲁棒算法所需的步骤，该算法可以在噪声环境中有效识别脉冲的存在，无论信号频率如何。基于信号的后处理，选择一个恒定阈值来确定脉冲的存在变得更加容易。今天的教程提供了创建自定义 IP 的分步指南，从算法开发到准备 IP 生成的模型，包括资源和时序分析，最后将其添加到 Vivado IP 目录。
2025-04-14 08:30:33
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原创 五问 FPGA：为什么还不够“香”？
软件开发是线性逻辑 + 顺序执行，而 FPGA 设计语言（Verilog/VHDL）是并行电路建模 + 时序驱动。即使是出现了像 Chisel、SpinalHDL、HLS 这样的现代语言，本质还是绕不开底层信号、触发器和状态机。为了实现灵活性，FPGA 里布满了 LUT、MUX、触发器，这些是“万能积木”，可以变成任何逻辑，但体积大、功耗高、性能打不过专用电路。虽然已经有 LiteX、OpenFPGA、FPGAwars 等优秀开源项目，但离“人人都能玩 FPGA”还有不小的距离。
2025-04-09 08:30:49
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原创 国产FPGA搭建的复古游戏平台
这里简单画了一下架构，核心思想和Mister类似，在单片机或者ARM硬核里运行固件，固件对游戏和内核进行管理，在游戏输出界面通过OSD选择游戏或者其他内核的时候单片机或者ARM从SD卡或者U盘里读取相关文件通过JTAG或者AS接口下载到FPGA中达到切换游戏和内核的目的。在复古游戏机（FPGA搭建）的领域Mister一直处于“领先”地位，这种领先既是技术上的领先，也是参与人员及复刻人员的领先，所有后来者基本都是参考Mister开展的。TangCore介绍。TangCore介绍。
2025-04-07 08:30:44
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转载 Verilog的未来在哪里？
我们发现，DeepRTL-220m优于DeepRTL-16b，这可能是因为CodeT5+-220m在大量成对的软件代码和自然语言数据上进行了预训练，从而实现了更好的代码-语言对齐。最后，在步骤3中，我们将步骤1的合格代码与步骤2生成的详细规范结合，创建高层功能描述。研究团队来自香港中文大学和国家EDA技术创新中心，他们指出当前大型语言模型在硬件描述语言任务中存在明显不足，特别是现有方法过于侧重代码生成而忽视代码理解，且自然语言与Verilog代码之间的语义对齐较弱，导致生成的代码质量不佳。
2025-04-02 08:31:17
172
原创 FPGA 究竟在学什么？真的是硬件工程师的“炼狱”吗？
其实FPGA厂商一直在致力于用高级语言进行FPGA编程，但是效果一直达不到预期，然后面对的人群很乱，有点伪“田忌赛马”的感觉，FPGA人员对高级语言嗤之以鼻，觉得没有技术含量，写出来的代码占用资源多（我觉得不是缺点，有些东西是需要取舍的）；目前世界的开发都以“标准”运行的，有标准了，这些CPU外扩的外设足以应对90%以上接口的接入和输出，所以在进行同等接口开发时足以剩下85%的时间，比如扩展一个UART接口，CPU几句话搞定，FPGA从零开始的话至少要几个小时甚至几天。FPGA 究竟在学什么？
2025-04-02 08:31:17
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原创 不花一分钱打造自己的AI知识库
本次的知识库构建是基于RAG（检索增强生成，Retrieval-Augmented Generation，RAG）基础搭建的，检索增强生成是一种融合信息检索技术与生成式模型的方法，主要在于提升文本生成的质量、准确性和可靠性，被广泛应用于自然语言处理领域。点击箭头位置就可以构建知识库，左上角箭头就可以上传文档（容量有30G），右下角就可以基于上传的文档进行提问，这样就可以搭建自己的知识库，至于怎么让AI更智能，就要看自己怎么喂AI了。最后的最后，以某厂的发展路径，如果这个产品后续发展比较好大概率就收费了~
2025-03-31 08:30:55
376
原创 常见FPGA逻辑单元比较（仅参考）
需要注意的是，一个自适应逻辑模块（ALM）只有 8 个输入，这比查找表（LUT）的输入总数要少。两个 4 输入查找表（Look-Up Tables），可以实现任何 4 输入Bool函数，用作组合函数生成器（一个查找表标记为“F”，另一个标记为“G”）。这篇文章躺在我网盘里N年了，记得是刚入门时候总结的，所以本文列举的芯片有点老，仅供参考，后面有时间我们在按照最新的架构进行分析。四个查找表（Look-Up Tables），可以配置为具有 1 位输出的 6 输入查找表或具有 2 位输出的 5 输入查找表。
2025-03-28 08:30:47
959
原创 使用国产FPGA实现开源10Gbps NIC Corundum
Corundum 是一个基于 FPGA 的开源高性能网络接口卡（NIC）项目，旨在提供一个灵活且高效的平台，用于开发和测试高速网络接口。高性能数据路径：Corundum 平台具备高线速操作的核心功能，能够支持高达 100Gbps 及以上的网络接口开发。10G/25G/100G 以太网 MAC：平台内置了 10G/25G/100G 以太网 MAC，用于实现高速网络通信。PCI Express 第 3 代：支持 PCI Express 第 3 代协议，确保与现代计算机系统兼容。
2025-03-27 08:00:00
819
原创 国产 FPGA 的崛起之路，能否打破 Xilinx 的垄断？
国内半导体产业链国产化进程加速推进，从上游的硅片、光刻胶等原材料供应，到中游的芯片制造、封装测试，再到下游的各类应用市场，各环节协同发展，为国产 FPGA 产业提供了有力支撑。性能优化：随着半导体工艺的进步，国产 FPGA 将不断提高芯片的性能，包括更高的逻辑密度、更快的时钟频率、更大的存储容量等，以满足日益复杂的应用需求。IP 核资源丰富：IP 核是 FPGA 设计的重要组成部分，国产 FPGA 产业将不断积累和丰富 IP 核资源，提高 IP 核的质量和可靠性，为用户提供更多的选择和更好的支持。
2025-03-26 08:32:02
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原创 FPGA助力智能机器人应用
这使得连接到 PL 以太网 TEMAC 的两个 MicroBlazes 能够将数据发送到通过网络运行的 Micro ROS 代理，该代理可以在与网络连接的任何设备上运行，如 x86 设备或 Kria。个人观点我是不太看好目前FPGA能在机器人方面能“破圈”，但是一切皆有可能，吾等也不能左右行业发展，我们能做的是多关注相关行业发展，提前学习相关知识，为后续发展做好准备。今年开年AI+机器人引爆科技圈，都说FPGA是“万能芯”，在AI方向上已经挣扎了几年，仍旧不能“破圈”，那么在机器人方向呢？
2025-03-24 08:31:14
885
原创 [手]撕滑动窗口滤波器
对于图像处理的算法设计，它们会自动构建这些滤波器基础的滑动窗口函数，所以这些工具会加速图像处理算法的设计和开发。这意味着，如果我们要实现 3x3 滑动窗口过滤器，我们需要能够缓冲至少两行像素的内容，这样我们便能够处理在窗口上滑动的滤波器。该模块的输出是 3x3 网格中的 9 个像素，接下来就是进行图像处理操作，例如中值滤波或者边缘增强等操作，我们将在后续的文章进行讲解。对像素执行的操作可以从简单的delta函数到更复杂的操作，例如边缘检测或边缘增强。如果像素是某一行的最后一个像素，则重置该行的像素数。
2025-03-21 08:30:56
404
原创 FPGA 工程师的 10 大职业病，你中了几条？
打开 Vivado/Quartus，眼前一片 红色时序违例，心跳瞬间加速，脑子里只剩一句话： “又特么要加班了！当你干 FPGA 久了，脑子里满是 PLL、时序约束、AXI 总线，甚至 加班到凌晨，做梦都在 debug……缓解方法： ✅ 深呼吸，冷静分析 Setup/Hold 违例，不要直接“狂调约束+多跑几遍”🙃。✅ 适度优化，不要为了“更优雅”让代码变得难懂，毕竟你三个月后自己可能都看不懂😂。别人买衣服、买鞋子，FPGA 工程师打开淘宝/京东，购物车里全是：。“是不是该加 pipeline！
2025-03-19 08:30:23
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原创 盘点那些奇葩的FPGA板卡（二）
两个 FUSB302B I2C Type-C 端口控制器，用于 AUX 和 TARGET-C 端口，支持 USB 电源传输或自定义 Type-C 行为。电路板原理图和设计文件：https://github.com/greatscottgadgets/cynthion-hardware。调试器固件：https://github.com/greatscottgadgets/apollo。用户文档 https://cynthion.readthedocs.io/en/latest/
2025-03-17 08:30:18
636
原创 提升开发效率的FPGA/IC小工具
画波形小工具-Wavedrom画时序/波形图的小工具，可以在线或者离线使用，支持WIN或Liunx系统，唯一不足的是，需要通过代码控制波形（个人观点）。网址：https://wavedrom.com/在线使用：https://wavedrom.com/editor.html画波形小工具-TimingDesigner不习惯代码编辑波形，那么这款软件无疑是你最佳的选择-TimingDesigner，自...
2025-03-13 08:30:20
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原创 盘点那些奇葩的FPGA板卡（一）
前方提示：文中涉及大量图片，请掩护流量少的朋友先行撤退~你平时看到的FPGA开发板是不是都是这样：或者这样：今天带领大家看点不一样的FPGA板卡（大部分非开发板）。Mini PCIe架构小板卡板卡资源：Microchip MPF300T-1FCVG484E PolarFire FPGA4 GB of DDR4 memoryPCIe x1 Gen2 as EP硬件资源和开发例程：https://gi...
2025-03-10 08:31:01
1100
原创 玩转JTAG工具，使用JTAG Probe”逆向“硬件电路
大家在一些二手网站上经常能看到一些没有配套资料（原理图等）的板子，而这些板子相对来说比较便宜，如果量大则可以用来做开发板，那么首先需要解决的就是”逆向“出原理图用来后续例程的开发。目前能辅助类似工作的有两个软件：XJTAG和TopJTAG（我了解的），其中TopJTAG有和谐版所以就以其举例使用说明。原理JTAG 产生的最初目的是用于芯片测试，即 Boundary-scan 技术，常见规范有 IE...
2025-03-06 08:30:51
1636
原创 FPGA标准库-Open Logic
在现代技术发展的浪潮中，开源项目已经成为了推动技术创新和发展的核心力量。无论是人工智能、区块链、云计算，还是传统的嵌入式开发、操作系统，开源项目都在其中扮演着至关重要的角色。它们不仅促进了技术的快速迭代，也为全球开发者提供了一个共享和合作的平台。相对来说，FPGA领域的开源项目目前还没有能改变整个行业的开源项目（促进行业发展，提升行业的知名度），目前我觉得Yosys或Verilator有一些“势头...
2025-03-03 08:30:37
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原创 DeepSeek推荐的开源项目
今天给大家带来DeepSeek推荐的开源项目，因为有些项目已经失效了，所以会替代为一些相近项目。一、基础入门项目1. 数字逻辑与Verilog/VHDL入门项目名称: FPGA 101https://github.com/mmicko/fpga101-workshop简介: 包含基础组合逻辑、时序逻辑、状态机、计数器等设计。学习内容:Verilog/VHDL语法组合逻辑（加法器、多路选择器）时序逻...
2025-02-24 08:30:40
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原创 开源H.264 Video Encoder IP Core V2.0 介绍
本文内容来自于该项目的官方网站：openasic.org项目官方网站：http://www.openasic.org/该项目介绍网页链接：http://www.openasic.org/topic/80/%E5%BC%80%E6%BA%90h-264-video-encoder-ip-core-v2-0-%E5%8F%91%E5%B8%83开源H.264 硬件视频编码器IP核H.264 Video...
2025-02-21 08:30:28
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原创 跨时钟域背景下的亚稳态和 MTBF 是什么
什么是亚稳态？亚稳态是触发器或锁存器输出端发生的不可预测行为，其输出在特定时间段内呈现 0 到 1 之间的非特定值。如果是触发器的话，当其输入变化太接近其建立和保持窗口时，就会出现亚稳态，所以其输入应该保持稳定。如果还不清楚究竟什么是建立和保持窗口，甚至不明白“为什么存在这些窗口？”那推荐阅读下面的文章或者我们后续再深入讨论：https://vlsiuniverse.blogspot.com/20...
2025-02-21 08:30:28
1059
原创 FPGA DSP：Vivado 中带有 DDS 的 FIR 滤波器
本文使用 DDS 生成三个信号，并在 Vivado 中实现低通滤波器。低通滤波器将滤除相关信号。介绍用DDS生成三个信号，并在Vivado中实现低通滤波器。低通滤波器将滤除较快的信号。本文分为几个主要部分：信号生成：展示如何使用DDS（直接数字合成）IP生成测试信号 - 10 MHz 信号和 500 kHz 信号，然后将它们组合起来创建混合信号进行测试。FIR 滤波器设计：解释影响 FIR 滤波器...
2025-02-17 08:30:28
1244
基于FPGA的深度学习加速器设计与实现
2018-06-25
xapp623-FPGA电源设计应用指导
2018-07-18
OpenMIPS快速入门手册（实践版）
2017-09-11
FPGA知识图谱-PDF格式
2019-03-11
基于VIP_Board Big的FPGA入门进阶及图像处理算法开发教程-V3.0
2018-10-18
Tcl_Tk入门经典（第2版）
2018-09-05
FPGA知识图谱-SVG格式
2019-03-11
基于FPGA的CORDIC算法实现-Vivado Verilog
2018-11-01
System Generator实现CORDIC算法工程文件
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LogicLock技术资料
2018-09-11
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