基于FPGA的LDPC编译码器说明文档

最新推荐文章于 2023-11-02 11:18:21 发布

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文章标签： matlab

原文链接：http://www.cnblogs.com/logic3/p/8469025.html

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本文档详细介绍了基于FPGA的LDPC编译码器设计，包括编码器和译码器的实现原理及流程。设计采用(8,12)二进制不规则LDPC码，码率为0.33，使用高斯消元法进行编码，大数逻辑算法进行译码。通过MATLAB预先计算得到P矩阵和列变换，在FPGA中实现校验比特计算和列变换得到编码序列。仿真和板级验证结果显示设计能够正确工作并纠正一个错误比特。" 84987381,7414441,快速掌握Gulp：前端自动化构建详解,"['Gulp自动化工具', '前端压缩文件', 'gulp watch', 'Less', 'gulp task']

摘要由CSDN通过智能技术生成

配套FPGA开发板（含该设计的工程代码）：https://item.taobao.com/item.htm?spm=a1z10.1-c.w4004-4676525296.4.6e8950ed57YPhv&id=17848039135

基于FPGA的LDPC编译码器说明文档

该FPGA设计实现的是一个LDPC码编译码器，采用的是并行输入与并行输出。设计主要分为两个模块：1.LDPC码编码器；2.LDPC码译码器。实现的功能：并行输入4位信息序列，经过编码器后获得12位编码后序列，然后经过译码器译码还原出原始的4位信息序列。LDPC编译码器设计功能框图如图 1所示。

图 1 LDPC编译码器设计功能框图

具体说明如下：

LDPC码编码器设计

本设计采用的是(8，12)二进制不规则LDPC码，码率为0.33，行重为3和4，列重为2和3。校验矩阵H如下：

编码部分采用的是高斯消元法，获得校验序列c，即可构造出编码序列。具体方法如下：假设有一信息序列，码长为，经过编码之后为码字，码长为，则检验位长度为。其检验矩阵为，如果将检验矩阵分解为，其中为维数矩阵，为维数的满秩矩阵。将分解为（为信息位，为校验位），根据。将校验矩阵变换为(为单位矩阵)，有，则有。因为在二元域中，所以检验位为。最后根据（信息位已知），得到编码后的码字。如果高斯消元过程中进行了列交换，则只需记录列交换，并以相反次序对编码后的码字同样进行列交换即可。译码时先求出，再进行列交换得到，后面部分即是还原出来的信息序列。

通过这种方法，可以获得设计中采用的校验矩阵