计算机组成原理实验补码加法器,2020计算机组成原理实验报告-八位补码加减法器的设计与实现.docx...

计算机科学与技术学院

计算机组成原理

实验报告书

实 验名称 八位补码加/减法器的设计与实现

班级

学号

姓名

指导教师

日期

成绩

实验1八位补码加/减法器的设计与实现

一、实验目的

1 ?掌握算术逻辑运算单元(ALU)的工作原理。

熟悉简单运算器的数据传送通路。

掌握8位补码加/减法运算器的设计方法。

掌握运算器电路的仿真测试方法

二、实验任务

设计一个8位补码加/减法运算器

(1)参考图1,在QLARTUS II里输入原理图，设计一个8位补码加/减法 运算器。

(2)创建波形文件，对该8位补码加/减法运算器进行功能仿真测试。

(3)测试通过后，封装成一个芯片。

设计8位运算器通路电路

参考下图，利用实验任务1设计的8位补码加/减法运算器芯片建立运 算器通路。

利用仿真波形，测试数据通路的正确性。

设定各控制信号的状态，完成下列操作，要求记录各控制信号的值及时 序关系Q

(1)在输入数据IN7?IN0上输入数据后，开启输入缓冲三态门，检查总线 BUS7'BUS0上的值与IN0、IN7端输入的数据是否一致。

(2)给DR1存入55H,检查数据是否存入，请说明检查方法。

(3)给DR2存入AAH,检查数据是否存入，请说明检查方法。

(4)完成加法运算，求55H+AAH,检查运算结果是否正确，请说明检查方法。

(5)完成减法运算，分别求55H-AAH和AAH-55H,检查运算结果是否正确，请 说明检查方法。

(6)求12H+34H-56H,将结果存入寄存器R0,检查运算结果是否正确，同 时检查数据是否存入，请说明检查方法。

三、实验要求

1)2)①②③做好实验预习，掌握运算器的数据传送通路和ALU的功能特性。

1)2)①②③

实验完毕，写出实验报告，容如下：

实验目的。

实验电路图。

按实验任务3的要求，填写下表，以记录各控制信号的值及时序关系。

表中的序号表示各控制信号之间的时序关系。要求一个控制任务填一表，并 可用文字对有关容进行说明。

月

*

X

nsw

一 bu

S

nRO-

BUS

LD

RO

LD

R1

LD

R2

n

nal u-b us

IN7~

I NO

BUS7~B

USO

仿真波形及仿真结果的分析方法、分析过程和分析结果。

实验体会与小结。

四、实验预习容

1.实验电路设计原理及思路说明

本实验利用基本逻辑门电路设计一位全加器(FA),如表1： 表1-一位全加器(FA)电路的输入输出信号说明

信号名称

说明

输入信号

Ai

加数

Bi

加数

Ci

低位输入的进位

输出信号

Si

和

(

运算产生的进位

然后以此基础上实现八位补码加/减法器的设计，考虑到实现所需既可以实现加 法又可以实现减法，所以使用了 一个M输入来进行方式控制加减。

实验电路原理图

实验参考电路如下图所示，下图(a)是1位全加器的电路原理图，图(b)是

由1位全加器采用行波进位方法设计的多位补码加/减法运算器。

c符号位(b)图1-多位补码加/减法运算器原理图

c

符号位

(b)

图1-多位补码加/减法运算器原理图

图2-8位运算器通路原理图

实验电路功能说明

表2-一位全加器(FA)功能表

输入

输出

Ci

Bi

Ai

Si

Cj

0

0

0

0

0

0

0

1

1

0

0

1

0

1

0

0

1

1

0

1

1

0

0

1

0

1

0

1

0

1

1

1

0

0

1

1

1

1

1

1

表3-M与Bi异或关系原理图

\1

Bi

M异或Bi

0

(.)

0

0

1

1

1

0

1

1

1

0

当M为0时，Bi与\1值无关?当M为1时，Bi取反。也就是当M为0时，执行加法运算，反之 进行减法运算。

FA实现Ai与(Bi异或M)的加法运算，再加上Ci输出Si

表4-图4功能端口解析

接口

解析

输入

A[7.?0]

8位信号输入(加/被减数)

B[7..O]

8位信号输入(加/减数)

H

控制信号(0加，1减)

输出

S[7.?0]

输出8位计算结果

OVER

溢出信号(0不溢出，1溢 出)

表5-图3功能端口解析

接口

解析

输入

IN[7.?0]

8位信号输入

nsw-bus

控制输入信号(0有效，1

无效)

nalu-bus

控制输入信号(0有效，1

无效)

nRO-BUS

控制输入信号(0有效，1

无效)

LDRO

时钟信号，上升沿有效

LDR1

时钟信号，上升沿有效

LDR2

时钟信号，上升沿有效

m

溢出信号(0不溢出，1溢 出)

输出

BUS[7..O]

8位信号输出

注：1?74244b的AGN和BGN接口与74374b的OEN接口梆是低电平有效，nsw-bus, nalu-bus和nRO-BUS控制 器件的输入，当输入0时，输入有效.否则无效

2. 74273b的CLK接口为