cpri带宽不足的解决方法_白皮书：FPGA赋能下一代通信和网络解决方案（第四部分）...

对PCIe Gen 5的支持

除了以太网和存储控制器，Speedster7t FPGA上提供的对PCIe Gen 5的支持还能够与主机处理器紧密集成，以支持诸如sidecar智能网卡(SmartNIC)设计等高性能加速器应用。PCI Gen 5控制器使其能够读取和写入存储在FPGA内存层级结构中的数据，包括许多位于逻辑架构内的块RAM，以及连接到FPGA存储控制器的外部GDDR6和DDR4 SRAM设备。在FPGA逻辑阵列中实例化的数据传输控制器(例如DMA引擎)，可以类似地通过PCIe Gen 5总线访问与主机处理器共享的内存，而无需消耗FPGA逻辑阵列内的任何资源即可实现这种高带宽连接，并且设计时间几乎为零。用户只需要启用PCIe和GDDR6接口，就可以通过NoC发送事务数据。

下面的图11展示了PCIe子系统与任何GDDR6或DDR4存储接口之间的直接连接。

图11：无需消耗FPGA逻辑阵列即可实现PCIe和GDDR6之间的数据传输

112-Gbps SerDes

AC7t1500器件搭载了400G以太网通道用于物理层访问，该器件可提供多达32个高速SerDes通道，它们可用于需要数据速率高达112Gbps的其他标准，并完全支持PAM4信令。这些SerDes通道支持器件间实现极短距离(XSR)和超短距离(USR)通道，事实证明这些通道对一系列通信系统都非常重要。SerDes实现方式的灵活性加上对各种以太网速度的支持(因为已集成了一个可分解型控制器)为设计提供了现成可用的支持，这些设计将能够与任何规划的CPRI和eCPRI格式(用于5G前端传输设计)一起使用。

机器学习处理器

对于计算密集型任务，在Speedster7t FPGA上部署的Speedster7t机器学习处理器(MLP)是灵活的且可分解的算术单元。MLP是高密度乘法器阵列，带有支持多种数字格式的浮点和整数MAC模块。MLP带有集成的内存块，可以在不使用FPGA资源的情况下执行操作数和内存级联功能。MLP适用于一系列矩阵数学运算，从5G无线电控制器的波束成形计算到加速深度学习应用，诸如数据流模式和数据包内容分析。

图12：机器学习处理器原理框图

结论

从5G网络的边缘到数据中心内部的交换机，通信和网络系统对芯片的功能带来了极大的压力，以支持其所需的计算能力和数据传输速率。传统的可编程逻辑为这些系统提供了灵活性和速率的最佳组合，但是近年来却因以太网等协议的速度提高到100G和400G而面临新挑战。Speedster7t架构通过采用创新的、多层级片上网络，使数据能够在器件周围轻松传输，而不影响FPGA的逻辑阵列，从而充分保障所有已集成在内的全球最先进的I/O接口，诸如400G以太网、GDDR6和PCI Gen 5，以支持充分发挥核心的可编程逻辑结构的潜在能力。

Achronix Speedster7t系列采用了一种借助于NoC技术的创新架构，并充分利用了7nm技术来部署各种现有可用的、性能最高的控制器，提供了其他FPGA器件迄今为止所缺少的要素。基于Speedster7t FPGA的设计可以接收来自多个高速数据源的巨量数据，并将这些数据分发到可编程的片上算法和处理单元，然后以尽可能低的延迟来获得这些结果。由此带来的是一种创新的FPGA架构，可以支持目前正在设计的下一代5G、软件定义网络和数据中心系统。Speedster7t FPGA现在可以推动通信和网络应用向新一代发展。

版权所有©2020 Achronix半导体公司保留所有权利。Achronix、Speedcore、Speedster和ACE是Achronix半导体公司在美国和/或其他国家/地区的商标。所有其他商标均为其各自所有者的财产。所有规格如有更改，恕不另行通知。

免责声明

本文件中所提供的信息被认为是准确和可靠的。但是，Achronix半导体公司不对此类信息的完整性或准确性作出任何声明或担保，并且对于使用本文包含的信息不承担任何责任。Achronix半导体公司保留随时更改本文件及其所含信息的权利，恕不另行通知。所有Achronix商标、注册商标、免责声明和专利均在网站上列出http://www.achronix.com/legal。

相关阅读

---

白皮书：FPGA赋能下一代通信和网络解决方案(第一部分)

白皮书：FPGA赋能下一代通信和网络解决方案(第二部分)

白皮书：FPGA赋能下一代通信和网络解决方案(第三部分)

欢迎您扫码关注Achronix头条号，了解更多FPGA和eFPGA产品及应用信息：

如希望获得本白皮书的完整版，或了解Achronix的FPGA和eFPGA相关产品及应用，请发送邮件到Dawson.Guo@Achronix.com，谢谢阅读。