verilog 生成块_大话Verilog-Verilog入门（六）

大话Verilog-Verilog入门(六)​mp.weixin.qq.com

这里默认大家有了基本编程基础了，不然很多很基础的语法要聊，这就变成了写书了。

在《大话Verilog-Verilog入门(五)》我们聊到了顺序块和并行块。

那么这里就接着聊聊块的一些东西。

1、

、

块语句「是怎么生成的」

首先是生成块语句。像之前聊的模块抬头一样，生成块语句也有自己的抬头。

Generate

各种生成语句；

Endgenerate

在Verilog中生成块语句的途径有3种。

分别是：

1、 循环生成

或则用always语句也可以(always在前面也说过，在该语句中不断的执行)

这里还是回归上面的截图来聊聊这儿事吧。

这里首先用了生成快语句的抬头generate和endgenerate，中间的生成语句用了一个for循环，一共循环了N次。

其中一条语句用到的xor，其格式为：xor (output,input,...)

因此我们知道out[j]=i0[j]^i1[j](^:这个符号为异或符号，下面有个附表为真值表)

这条语句生成了N个out[j]，从0至N-1。

附表5 异或门真值表