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计算机组成原理第四章课后习题及答案_唐朔飞(完整版).docx

最新资料推荐第 4 章 存储器1. 解释概念主存、辅存、Cache、RAM、SRAM、DRAM、ROM、PROM、EPROM、EEPROM、CDROM、Flash Memory 。答主存主存储器，用于存放正在执行的程序和数据。 CPU可以直接进行随机读写，访问速度较高。辅存辅助存储器， 用于存放当前暂不执行的程序和数据， 以及一些需要永久保存的信息。Cache高速缓冲存储器，介于 CPU和主存之间，用于解决 CPU和主存之间速度不匹配问题。RAM半导体随机存取存储器，主要用作计算机中的主存。SRAM静态半导体随机存取存储器。DRAM动态半导体随机存取存储器。ROM掩膜式半导体只读存储器。由芯片制造商在制造时写入内容，以后只能读出而不能写入。PROM可编程只读存储器，由用户根据需要确定写入内容，只能写入一次。EPROM紫外线擦写可编程只读存储器。 需要修改内容时， 现将其全部内容擦除，然后再编程。擦除依靠紫外线使浮动栅极上的电荷泄露而实现。EEPROM电擦写可编程只读存储器。CDROM只读型光盘。Flash Memory 闪速存储器。或称快擦型存储器。2.计算机中哪些部件可以用于存储信息按速度、容量和价格/ 位排序说明。答计算机中寄存器、 Cache、主存、硬盘可以用于存储信息。按速度由高至低排序为寄存器、Cache、主存、硬盘；按容量由小至大排序为寄存器、Cache、主存、硬盘；1最新资料推荐按价格 / 位由高至低排序为寄存器、Cache、主存、硬盘。3. 存储器的层次结构主要体现在什么地方为什么要分这些层次计算机如何管理这些层次答存储器的层次结构主要体现在Cache-主存和主存 - 辅存这两个存储层次上。Cache-主存层次在存储系统中主要对 CPU访存起加速作用，即从整体运行的效果分析， CPU访存速度加快，接近于 Cache的速度，而寻址空间和位价却接近于主存。主存 - 辅存层次在存储系统中主要起扩容作用，即从程序员的角度看，他所使用的存储器其容量和位价接近于辅存，而速度接近于主存。综合上述两个存储层次的作用， 从整个存储系统来看， 就达到了速度快、容量大、位价低的优化效果。主存与 CACHE之间的信息调度功能全部由硬件自动完成。 而主存与辅存层次的调度目前广泛采用虚拟存储技术实现， 即将主存与辅存的一部分通过软硬结合的技术组成虚拟存储器， 程序员可使用这个比主存实际空间 (物理地址空间) 大得多的虚拟地址空间(逻辑地址空间)编程，当程序运行时，再由软、硬件自动配合完成虚拟地址空间与主存实际物理空间的转换。 因此，这两个层次上的调度或转换操作对于程序员来说都是透明的。4. 说明存取周期和存取时间的区别。解存取周期和存取时间的主要区别是 存取时间仅为完成一次操作的时间， 而存取周期不仅包含操作时间，还包含操作后线路的恢复时间。即存取周期 存取时间 恢复时间5. 什么是存储器的带宽若存储器的数据总线宽度为 32 位，存取周期为 200ns，则存储器的带宽是多少解存储器的带宽指单位时间内从存储器进出信息的最大数量。存储器带宽 1/200ns32 位 160M 位 / 秒 20MB/ 秒 5M 字/ 秒注意字长 32 位，不是 16 位。(注 1ns10-9 s)2最新资料推荐6. 某机字长为 32 位，其存储容量是 64KB，按字编址它的寻址范围是多少若主存以字节编址，试画出主存字地址和字节地址的分配情况。解存储容量是64KB时，按字节编址的寻址范围就是64K，如按字编址，其寻址范围为64K /( 32/8 ) 16K主存字地址和字节地址的分配情况如图7. 一个容量为 16K32 位的存储器，其地址线和数据线的总和是多少当选用下列不同规格的存储芯片时，各需要多少片1K4位， 2K8位， 4K4位， 16K1位， 4K8位， 8K8位解地址线和数据线的总和 14 32 46根；选择不同的芯片时，各需要的片数为1K4( 16K32) /(1K4) 16 8 128片2K8( 16K32) /(2K8) 8 4 32片4K4( 16K32) /(4K4) 4 8 32片16K1( 16K32) /(16K1) 1 32 32片4K8( 16K32) /(4K8) 4 4 16片8K8( 16K32) /(8K8) 2 4 8片8.试比较静态 RAM和动态 RAM。3最新资料推荐答略。(参看课件)9. 什么叫刷新为什么要刷新说明刷新有几种方法。解刷新对 DRAM定期进行的全部重写过程；刷新原因因电容泄漏而引起的 DRAM所存信息的衰减需要及时补充，因此安排了定期刷新操作；常用的刷新方法有三种集中式、分散式、异步式。集中式在最大刷新间隔时间内， 集中安排一段时间进行刷新， 存在 CPU访存死时间。分散式在每个读 / 写周期之后插入一个刷新周期，无CPU访存死时间。异步式是集中式和分散式的折衷。10. 半导体存储器芯片的译码驱动方式有几种解半导体存储器芯片的译码驱动方式有两种线选法和重合法。线选法地址译码信号只选中同一个字的所有位，结构简单，费器材；重合法地址分行、列两部分译码，行、列译码线的交叉点即为所选单元。这种方法通过行、列译码信号的重合来选址，也称矩阵译码。可大大节省器材用量，是最常用的译码驱动方式。11. 一个 8K8位的动态 RAM芯片，其内部结构排列成 256256 形式，存取周期为 0.1 s。试问采用集中刷新、分散刷新和异步刷新三种方式的刷新间隔各为多少解采用分散刷新方式刷新间隔为2ms，其中刷新死时间为2560.1 s25.6 s采用分散刷新方式刷新间隔为256( 0.1 s0.1 s)51.2 s采用异步刷新方式刷新间隔为2ms4最新资料推荐12. 画出用 10244位的存储芯片组成一个容量为 64K8位的存储器逻辑框图。要求将 64K 分成 4 个页面，每个页面分 16 组，指出共需多少片存储芯片。解设采用 SRAM芯片，则总片数 (64K8位) /(10244位) 64 2 128 片题意分析本题设计的存储器结构上分为总体、页面、组三级，因此画图时也应分三级画。首先应确定各级的容量页面容量 总容量 /页面数 64K8 / 4 16K 8位， 4 片 16K8字串联成 64K8位组容量 页面容量 /组数 16K8位 / 16 1K 8位， 16 片 1K8位字串联成 16K8位组内片数 组容量 /片容量 1K8位 / 1K 4位 2 片，两片 1K4位芯片位并联成 1K8位存储器逻辑框图(略)。13. 设有一个 64K8位的 RAM芯片，试问该芯片共有多少个基本单元电路(简称存储基元)欲设计一种具有上述同样多存储基元的芯片， 要求对芯片字长的选择应满足地址线和数据线的总和为最小，试确定这种芯片的地址线和数据线，并说明有几种解答。解存储基元总数 64K8位 512K 位 2 19 位；思路如要满足地址线和数据线总和最小， 应尽量把存储元安排在字向， 因为地址位数和字数成 2 的幂的关系，可较好地压缩线数。设地址线根数为a，数据线根数为b，则片容量为 2ab 2 19；b 2 19-a ；若 a 19 ，b 1 ，总和 191 20 ；a 18 ， b 2 ，总和 182 20；a 17 ， b 4 ，总和 174 21；a 16 ， b 8 ，总和 168 24；5最新资料推荐由上可看出芯片字数越少，芯片字长越长，引脚数越多。芯片字数减 1、芯片位数均按 2 的幂变化。结论如果满足地址线和数据线的总和为最小，这种芯片的引脚分配方案有两种地址线 19 根，数据线 1 根；或地址线 18 根，数据线 2 根。14. 某 8 位微型机地址码为 18 位，若使用 4K4位的 RAM芯片组成模块板结构的存储器，试问( 1)该机所允许的最大主存空间是多少( 2)若每个模块板为 32K8位，共需几个模块板( 3)每个模块板内共有几片 RAM芯片( 4)共有多少片 RAM( 5) CPU如何选择各模块板解( 1)该机所允许的最大主存空间是218 8 位 256K8位 256KB( 2)模块板总数 256K8 / 32K 8 8 块( 3)板内片数 32K8位 / 4K 4位 8 2 16 片( 4)总片数 16 片 8 128 片( 5) CPU通过最高 3 位地址译码输出选择模板，次高 3 位地址译码输出选择芯片。地址格式分配如下15.设 CPU共有 16 根地址线， 8 根数据线，并用(低电平有效)作访存控制信号，作读写命令信号(高电平为读，低电平为写)。现有下列存储芯片 ROM(2K8位， 4K4位， 8K8位)， RAM(1K4位， 2K8位， 4K8 位)，及 74138 译码器和其他门电路(门电路自定)。试从上述规格中选用合适芯片，画出 CPU和存储芯片的连接图。要求( 1)最小 4K 地址为系统程序区， 409616383地址范围为用户程序区。6最新资料推荐( 2)指出选用的存储芯片类型及数量。( 3)详细画出片选逻辑。解( 1)地址空间分配图系统程序区( ROM共 4KB) 0000H-0FFFH用户程序区( RAM共 12KB) 1000H-3FFFH( 2)选片 ROM选择 4K4位芯片 2 片，位并联RAM选择 4K8位芯片 3 片，字串联 RAM1地址范围为 1000H-1FFFH,RAM2地址范围为 2000H-2FFFH, RAM3地址范围为 3000H-3FFFH( 3)各芯片二进制地址分配如下A15A14A13A12A11A10A9A8A7A6A5A4A3A2A1A0ROM1,2 00000000000000000000011111111111RAM100010000000000000001111111111111RAM200100000000000000010111111111111RAM300110000000000000011111111111111CPU和存储器连接逻辑图及片选逻辑图略16. CPU 假设同上题，现有 8 片 8K8位的 RAM芯片与 CPU相连，试回答( 1)用 74138 译码器画出 CPU与存储芯片的连接图；( 2)写出每片 RAM的地址范围；( 3)如果运行时发现不论往哪片 RAM写入数据后，以 A000H为起始地址的存储芯片都有与其相同的数据，分析故障原因。( 4)根据( 1)的连接图，若出现地址线 A13 与 CPU断线，并搭接到高电平上，将出现什么后果解( 1)CPU与存储器芯片连接逻辑图图略7最新资料推荐( 2)地址空间分配图RAM00000H 1FFFHRAM12000H 3FFFHRAM24000H 5FFFHRAM36000H 7FFFHRAM48000H 9FFFHRAM5A000H BFFFHRAM6C000H DFFFHRAM7E000H FFFFH( 3)如果运行时发现不论往哪片 RAM写入数据后，以 A000H为起始地址的存储芯片 RAM5都有与其相同的数据， 则根本的故障原因为 该存储芯片的片选输入端很可能总是处于低电平。假设芯片与译码器本身都是好的，可能的情况有1)该片的端与端错连或短路；2)该片的端与 CPU的端错连或短路；3)该片的端与地线错连或短路。( 4)如果地址线 A13 与 CPU断线，并搭接到高电平上， 将会出现 A13 恒为“ 1” 的情况。此时存储器只能寻址 A131的地址空间 奇数片 ，A130的另一半地址空间(偶数片)将永远访问不到。若对 A130的地址空间(偶数片)进行访问，只能错误地访问到 A131的对应空间 奇数片 中去。17. 写出 1100、 1101、 1110、 1111 对应的汉明码。解有效信息均为 n4 位，假设有效信息用 b4b3b2b1 表示校验位位数 k3 位，( 2knk1)8最新资料推荐设校验位分别为c1、c2、c3，则汉明码共437位，即 c1c2b4c3b3b2b1校验位在汉明码中分别处于第1、 2、 4 位c1b4b3b1c2b4b2b1c3b3b2b1当有效信息为 1100 时， c3c2c1110, 汉明码为 0111100。当有效信息为 1101 时， c3c2c1001, 汉明码为 1010101。当有效信息为 1110 时， c3c2c1000, 汉明码为 0010110。当有效信息为 1111 时， c3c2c1111, 汉明码为 1111111。18. 已知收到的汉明码(按配偶原则配置)为 1100100、 1100111、 1100000、1100001，检查上述代码是否出错第几位出错解假设接收到的汉明码为c1c2b4c3b3b2b1纠错过程如下P1c1 b4 b3 b1P2c2 b4 b2 b1P3c3 b3 b2 b1如果收到的汉明码为1100100，则 p3p2p1011，说明代码有错，第3 位( b4)出错，有效信息为 1100如果收到的汉明码为1100111，则 p3p2p1111，说明代码有错，第7 位( b1)出错，有效信息为 0110如果收到的汉明码为1100000，则 p3p2p1110，说明代码有错，第6 位( b2)出错，有效信息为 0010如果收到的汉明码为1100001，则 p3p2p1001，说明代码有错，第1 位( c1)出错，有效信息为 00019最新资料推荐19. 已经接收到下列汉明码，分别写出它们所对应的欲传送代码。( 1) 1100000(按偶性配置)( 2) 1100010(按偶性配置)( 3) 1101001(按偶性配置)( 4) 0011001(按奇性配置)( 5) 1000000(按奇性配置)( 6) 1110001(按奇性配置)解(一)假设接收到的汉明码为 C1C2B4C3B3B2B1，按偶性配置则P1C1 B4 B3 B1P2C2 B4 B2 B1P3C3 B3 B1( 1)如接收到的汉明码为1100000，P110001P210001P30000P3P2P1011，第 3 位出错，可纠正为1110000，故欲传送的信息为1000。( 2)如接收到的汉明码为1100010，P110001P210100P30000P3P2P1001，第 1 位出错，可纠正为0100010，故欲传送的信息为0010。( 3)如接收到的汉明码为1101001，P11001010最新资料推荐P210010P31010P3P2P1000，传送无错，故欲传送的信息为0001。(二)假设接收到的汉明码为C1C2B4C3B3B2B1，按奇性配置则P1C1 B4 B3 B11P2C2 B4 B2 B11P3C3 B3 B11( 4)如接收到的汉明码为0011001，P1010111P2010111P310111P3P2P1111，第 7 位出错，可纠正为0011000，故欲传送的信息为1000。( 5)如接收到的汉明码为1000000，P1100010P2010010P300011P3P2P1100，第 4 位出错，可纠正为1001000，故欲传送的信息为0000。( 6)如接收到的汉明码为1110001，P1110110P2110110P300110P3P2P1000，传送无错，故欲传送的信息为1001。11最新资料推荐20. 欲传送的二进制代码为 1001101，用奇校验来确定其对应的汉明码，若在第6 位出错，说明纠错过程。解欲传送的二进制代码为 1001101，有效信息位数为 n7 位，则汉明校验的校验位为 k 位，则 2knk1，k4，进行奇校验设校验位为 C1C2C3C4，汉明码为 C1C2B7C3B6B5B4C4B3B2B1，C11B7B6B4B3B11101111C21B7B5B4B2B11101010C31B6B5B410010C41B3B2B111011故传送的汉明码为10100011101，若第 6 位B5 出错，即接收的码字为10100111101，则P11C1 B7 B6 B4 B3 B111101110P21C2 B7 B5 B4 B2 B110111011P31C3 B6 B5 B4100111P41C4 B3 B2 B1111010P4P3P2P10110说明第 6 位出错，对第6 位取反即完成纠错。21. 为什么在汉明码纠错过程中，新的检测位 P4P2P1的状态即指出了编码中错误的信息位答汉明码属于分组奇偶校验， P4P2P1000，说明接收方生成的校验位和收到的校验位相同， 否则不同说明出错。 由于分组时校验位只参加一组奇偶校验， 有效信息参加至少两组奇偶校验， 若果校验位出错， P4P2P1的某一位将为 1，刚好对应位号 4、 2、1；若果有效信息出错，将引起 P4P2P1中至少两位为 1，如 B1 出错，将使 P4P1均为 1， P20,P4P2P1101,22. 某机字长 16 位，常规的存储空间为 64K 字，若想不改用其他高速的存储芯片，而使访存速度提高到 8 倍，可采取什么措施画图说明。解若想不改用高速存储芯片， 而使访存速度提高到 8 倍，可采取八体交叉存取技术， 8 体交叉访问时序图略。12最新资料推荐23.设 CPU共有 16 根地址线， 8 根数据线，并用作为访问存储器或I/O 的控制信号(高电平为访存， 低电平为访 I/O )，(低电平有效) 为写命令，(低电平有效)为读命令。设计一个容量为64KB的采用低位交叉编址的8 体并行结构存储器。现有下图所示的存储器芯片和138 译码器。画出 CPU和存储器芯片(芯片容量自定) 的连接图，并写出图中每个存储芯片的地址范围(用十六进制数表示)。解 8 体低位交叉并行存储器的每个存储体容量为 64KB/88KB，因此应选择8KBRAM芯片，芯片地址线 12 根( A0-A12)，数据线 8 根( D0-D7)，用 138 译码器进行存储体的选择。图略24. 一个 4 体低位交叉的存储器，假设存储周期为 T，CPU每隔 1/4 存取周期启动一个存储体，试问依次访问 64 个字需多少个存取周期解 4 体低位交叉的存储器的总线传输周期为 ，T/4 ，依次访问 64 个字所需时间为tT64-1T63T/416.75T25. 什么是“程序访问的局部性”存储系统中哪一级采用了程序访问的局部性原理答程序运行的局部性原理指 在一小段时间内， 最近被访问过的程序和数据很可能再次被访问；在空间上，这些被访问的程序和数据往往集中在一小片存储区；在访问顺序上，指令顺序执行比转移执行的可能性大 大约 51 。存储系统中Cache-主存层次和主存 - 辅存层次均采用了程序访问的局部性原理。13最新资料推荐26. 计算机中设置 Cache 的作用是什么能否将 Cache 的容量扩大，最后取代主存，为什么答计算机中设置Cache 的作用是解决 CPU和主存速度不匹配问题。不能将 Cache的容量扩大取代主存，原因是 (1)Cache容量越大成本越高，难以满足人们追求低价格的要求； ( 2)如果取消主存，当 CPU访问 Cache 失败时，需要将辅存的内容调入 Cache再由 CPU访问，造成 CPU等待时间太长，损失更大。27. Cache做在 CPU芯片内有什么好处将指令 Cache和数据 Cache 分开又有什么好处答 Cache做在 CPU芯片内主要有下面几个好处( 1)可提高外部总线的利用率。因为 Cache 在 CPU芯片内， CPU访问 Cache时不必占用外部总线。( 2) Cache不占用外部总线就意味着外部总线可更多地支持 I/O 设备与主存的信息传输，增强了系统的整体效率。( 3)可提高存取速度。 因为 Cache 与 CPU之间的数据通路大大缩短 , 故存取速度得以提高。将指令 Cache和数据 Cache 分开有如下好处1)可支持超前控制和流水线控制，有利于这类控制方式下指令预取操作的完成。2)指令 Cache 可用 ROM实现，以提高指令存取的可靠性。3)数据 Cache对不同数据类型的支持更为灵活，既可支持整数(例 32 位)，也可支持浮点数据(如 64 位)。补充Cache结构改进的第三个措施是分级实现， 如二级缓存结构，即在片内 Cache( L1)和主存之间再设一个片外 Cache( L2)，片外缓存既可以弥补片内缓存容量不够大的缺点，又可在主存与片内缓存间起到平滑速度差的作用， 加速片内缓存的调入调出速度。28. 设主存容量为 256K 字， Cache容量为 2K字，块长为 4。( 1)设计 Cache地址格式， Cache中可装入多少块数据14最新资料推荐( 2)在直接映射方式下，设计主存地址格式。( 3)在四路组相联映射方式下，设计主存地址格式。( 4)在全相联映射方式下，设计主存地址格式。( 5)若存储字长为 32 位，存储器按字节寻址， 写出上述三种映射方式下主存的地址格式。解( 1)Cache容量为 2K 字，块长为 4， Cache共有 2K/4211/2 229512 块，Cache字地址 9 位，字块内地址为 2 位因此， Cache地址格式设计如下Cache字块地址( 9 位)字块内地址( 2 位)( 2)主存容量为 256K 字 218 字，主存地址共 18 位，共分 256K/4216 块，主存字块标记为18-9-27 位。直接映射方式下主存地址格式如下主存字块标记( 7 位)Cache 字块地址( 9 位)字块内地址(2 位)( 3)根据四路组相联的条件，一组内共有4 块，得 Cache 共分为 512/412827组，主存字块标记为18-7-29 位，主存地址格式设计如下主存字块标记( 9 位)组地址( 7 位)字块内地址( 2 位)( 4)在全相联映射方式下，主存字块标记为18-216 位，其地址格式如下主存字块标记( 16 位)字块内地址( 2 位)( 5)若存储字长为32 位，存储器按字节寻址，则主存容量为256K*32/8220B，Cache容量为 2K*32/42 14B，块长为 4*32/816B24B，字块内地址为 4 位，在直接映射方式下，主存字块标记为20-9-47 位，主存地址格式为主存字块标记( 7 位)Cache 字块地址( 9 位)字块内地址(4 位)在四路组相联映射方式下，主存字块标记为20-7-49 位，主存地址格式为15最新资料推荐主存字块标记( 9 位)组地址( 7 位)字块内地址( 4 位)在全相联映射方式下，主存字块标记为20-416 位，主存地址格式为主存字块标记( 16 位)字块内地址( 4 位)29. 假设 CPU执行某段程序时共访问 Cache命中 4800 次，访问主存 200 次，已知 Cache 的存取周期为 30ns，主存的存取周期为 150ns，求 Cache的命中率以及Cache-主存系统的平均访问时间和效率，试问该系统的性能提高了多少倍解 Cache被访问命中率为 4800/480020024/2596则 Cache-主存系统的平均访问时间为 t a0.96*30ns1-0.96*150ns34.8ns Cache-主存系统的访问效率为 et c/t a *10030/34.8*10086.2性能为原来的 150ns/34.8ns4.31倍，即提高了 3.31 倍。30. 一个组相连映射的 CACHE由 64 块组成，每组内包含 4 块。主存包含 4096 块，每块由 128 字组成，访存地址为字地址。 试问主存和高速存储器的地址各为几位画出主存地址格式。解 cache 组数 64/416 ，Cache 容量为 64*128213 字， cache 地址 13 位主存共分 4096/16256 区，每区 16 块主存容量为 4096*128219 字，主存地址 19 位，地址格式如下主存字块标记(8 位)组地址( 4 位)字块内地址( 7 位)31. 设主存容量为 1MB，采用直接映射方式的 Cache容量为 16KB，块长为 4，每字 32 位。试问主存地址为 ABCDEH的存储单元在 Cache 中的什么位置解主存和 Cache 按字节编址，1414 位，分为 16KB/4*32/8B210块，每块Cache容量 16KB2 B，地址共格式为4*32/816B24B，Cache 地址格式为Cache字块地址( 10 位)字块内地址( 4 位)16最新资料推荐2020 位，分为 1MB/4*32/8B2164主存容量 1MB2B，地址共格式为块，每块 2 B，采用直接映射方式，主存字块标记为20-146 位，主存地址格式为主存字块标记( 6 位)Cache 字块地址( 10 位) 字块内地址(4 位)主存地址为 ABCDEH10101011 1100 1101 1110B，主存字块标记为 101010，Cache字块地址为 11 1100 1101 ，字块内地址为 1110，故该主存单元应映射到 Cache的 101010块的第 1110 字节，即第 42 块第 14 字节位置。或者在 Cache的第 11 1100 1101 11103CDEH字节位置。32. 设某机主存容量为 4MB，Cache 容量为 16KB，每字