VIVADO下的Microblaze系统搭建：永远的Hello World

目前，xilinx的zynq系列FPGA炒的火热，SOC成为FPGA发展的必然趋势。可见所有功能均用硬件描述语言设计是不科学的。硬件逻辑独有的并行性使其在实时处理和并行算法中占尽优势，但当执行串行操作时却需要使用笨重的状态机来完成。因此，要实现对实时性要求不高的串行操作，对各类IP核的总体控制调度，亦或是快速移植软件协议栈时，利用FPGA内部CPU是个比较好的选择。

硬核CPU只在特定系列FPGA芯片中，性能当然没的说，占用的资源也非常少。但相比硬核，microblaze可移植性较强，性能要求不高的场合下还是非常灵活的。本文依然以经典的串口打印字符串“hello,world”为例，搭建基于microblaze的简单嵌入式系统。

create block design，添加microblaze软核后点击Run Block Automation。

这里暂时不使用DDR之类的缓存设备，利用片内Memory存储代码，因此将Local Memory容量增大。

点击OK后工具自动生成CPU系统所需要的所有必要硬件模块，包括：时钟管理单元，复位逻辑，调试模块，microblaze CPU，以及local memory。

双击clk_wiz_1模块，根据开发板对其进行配置。本例中开发板上使用200MHz差分晶振作为时钟源，做如下改动。

开发板上复位按键低电平有效，改为Active low。

实现串口打印字符串功能，首先得有串口模块提供硬件支持，添加uartlite IP核。串口IP核同样可以根据需求重配置，这里保持默认设置：波特率9600，数据位是8bit，无校验位。

IP核添加并配置完毕，同样利用工具自动连接。点击Run Connection Automation，选中所有可连接选项。重新布局后嵌入式硬件系统结构如下：

点击左侧竖排工具栏中的Validate Design，保证系统没有连接错误。

右击Source窗口中block design名称，依次选中Generate Output Products和Generate HDL Wrapper。前者生成可综合，布局布线的.v文件，后者产生工程顶层封装。

需要注意的是，生成顶层文件时，可以选择顶层文件自动更新或手动编辑。当需要手动添加硬件模块到顶层文件时选择可手动编辑方式，这里保持默认。

之后添加XDC文件，给出引脚号及电平标准即可。

此时与HDL设计流程相同，综合、布局布线和生成比特流。点击vivado界面上侧主选项栏File->Export->Export Hardware。这里要选中Include bitstream，否则SDK中无法识别硬件系统。最后点击File->Lanch SDK启动软件开发工具，开始软件设计流程。建立第一个软件工程时会自动生成BSP包，相当于硬件系统中物理约束了的映射，之后可重复利用，还是比较方便的。

打开HelloWorld工程中.c文件，其中有三个函数，其实是对串口一些操作的封装。

这了为了方便观察现象，将串口打印函数放置在while循环中，使其连续打印字符串。保存后代码自动编译。

选中工具栏Xilinx Tools->Program FPGA下载代码。此处在下方选择生成的HelloWorld.elf可执行文件，将硬件比特流和软件代码同时下载到FPGA中。

打开串口调试助手，设置好波特率以及显示格式，可以看到不断打印“Hello World”字符串。

本文搭建了基于Microblaze的最简单的嵌入式系统，对IP Integrator和SDK环境有了初步的认识。在后续的博文中，会进一步阐述自定义总线形式IP核的生成，调用以及与CPU之间的数据交互。